JPH05343634A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH05343634A JPH05343634A JP4172043A JP17204392A JPH05343634A JP H05343634 A JPH05343634 A JP H05343634A JP 4172043 A JP4172043 A JP 4172043A JP 17204392 A JP17204392 A JP 17204392A JP H05343634 A JPH05343634 A JP H05343634A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ＬＯＣ（リードオンチップ）パッケージ方
式を採るダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a technique particularly effective for use in a dynamic RAM (random access memory) adopting a LOC (lead-on-chip) package system.
【０００２】[0002]
【従来の技術】ボンディングパッドを半導体基板の中央
部に直線状に配置するいわゆるＬＯＣパッケージ方式が
ある。また、このようなＬＯＣパッケージ方式を採るダ
イナミック型ＲＡＭ等の半導体記憶装置がある。2. Description of the Related Art There is a so-called LOC package system in which a bonding pad is linearly arranged in the central portion of a semiconductor substrate. There is also a semiconductor memory device such as a dynamic RAM which adopts such a LOC package system.
【０００３】ＬＯＣパッケージ方式を採るダイナミック
型ＲＡＭについては、例えば、特開平３−２１４６６９
号公報等に記載されている。A dynamic RAM adopting the LOC package system is disclosed in, for example, Japanese Unexamined Patent Publication No. 3-214669.
It is described in Japanese Patent Publication No.
【０００４】[0004]
【発明が解決しようとする課題】ＬＯＣパッケージ方式
を採る従来のダイナミック型ＲＡＭ等において、ボンデ
ィングパッドは、半導体基板の長辺又は短辺方向の中心
線に沿ってしかも半導体基板の一方の端から他方の端に
わたって直線状に配置され、これらのボンディングパッ
ド列の両側に複数のメモリマットが配置される。このた
め、特に半導体基板の中央部に近い部分と端に近い部分
とでは、関連する信号線の総延長に比較的大きな差が生
じ、これによって信号の伝達遅延時間に差が生じる。こ
のことは、ダイナミック型ＲＡＭ等の大容量化・大規模
化が進むにしたがって深刻な問題となり、その特性バラ
ツキを増大させる一因となっている。In a conventional dynamic RAM or the like adopting the LOC package system, the bonding pads are provided along the center line in the long side or short side direction of the semiconductor substrate and from one end of the semiconductor substrate to the other. Are arranged in a straight line over the ends of, and a plurality of memory mats are arranged on both sides of these bonding pad rows. Therefore, there is a relatively large difference in the total extension of the related signal lines, particularly between the portion near the center and the portion near the edge of the semiconductor substrate, which causes a difference in signal transmission delay time. This becomes a serious problem as the capacity and the scale of the dynamic RAM and the like increase, which is one of the causes for increasing the variation in the characteristics.
【０００５】一方、システムの多様化が進む中、特に×
１，×４，×８，×９，×１６又は×１８等のようなビ
ット構成の切り換えを容易に行えることが、ダイナミッ
ク型ＲＡＭ等にとって必須条件となりつつある。ところ
が、従来のダイナミック型ＲＡＭ等では、記憶データの
入力又は出力経路に関するレイアウトが系統化されてい
ないため、ビット構成の切り換えが比較的複雑となり、
ビット構成に対応して個別のチップを開発せざるを得な
い。このため、ダイナミック型ＲＡＭ等の開発期間が増
大し、その品種展開に制約を与える結果となる。On the other hand, especially as the system diversifies,
It is becoming an indispensable condition for a dynamic RAM or the like that the bit configuration such as 1, × 4, × 8, × 9, × 16 or × 18 can be easily switched. However, in the conventional dynamic RAM and the like, since the layout regarding the input or output path of the stored data is not systematized, the switching of the bit configuration becomes relatively complicated,
There is no choice but to develop an individual chip corresponding to the bit configuration. As a result, the development period of the dynamic RAM and the like increases, resulting in a restriction on the product development.
【０００６】この発明の目的は、ダイナミック型ＲＡＭ
等の半導体基板内における信号伝達遅延時間のバラツキ
を抑制し、その特性バラツキを抑制することにある。こ
の発明の他の目的は、ダイナミック型ＲＡＭ等のビット
構成の切り換えを容易にし、その開発期間を短縮するこ
とにある。An object of the present invention is to provide a dynamic RAM.
It is to suppress the variation of the signal transmission delay time in the semiconductor substrate and the like, and to suppress the variation of the characteristics. Another object of the present invention is to facilitate switching of the bit configuration of a dynamic RAM or the like and shorten the development period thereof.
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等の半
導体基板の中央部にボンディングパッド列と記憶データ
及びアドレス信号等に関する入力回路及び出力回路とを
配置し、これらのボンディングパッド列ならびに入力回
路及び出力回路の四方を取り囲むべく複数のメモリマッ
トを配置する。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. That is, a bonding pad row and an input circuit and an output circuit for stored data and address signals are arranged in the central portion of a semiconductor substrate such as a dynamic RAM, and the bonding pad row and the four sides of the input circuit and the output circuit are surrounded. Arrange multiple memory mats.
【０００９】[0009]
【作用】上記手段によれば、信号線長のバラツキを抑制
しつつ、記憶データの入力又は出力経路に関する回路及
び配線等のレイアウトを系統化することができる。その
結果、半導体基板内における信号伝達遅延時間のバラツ
キを抑制し、ダイナミック型ＲＡＭ等の特性バラツキを
抑制できるとともに、ビット構成に関する回路及び配線
等を半導体基板の中央部に集約して、ダイナミック型Ｒ
ＡＭ等のビット構成の切り換えを容易にし、その開発期
間を短縮することができる。According to the above means, it is possible to systematize the layout of circuits and wirings related to the input or output path of stored data while suppressing the variation of the signal line length. As a result, variation in signal transmission delay time in the semiconductor substrate can be suppressed, variation in characteristics of the dynamic RAM and the like can be suppressed, and circuits and wirings related to bit configuration can be integrated in the central portion of the semiconductor substrate to achieve dynamic R
It is possible to easily switch bit configurations such as AM and shorten the development period.
【００１０】[0010]
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上に形成される。1 is a block diagram of an embodiment of a dynamic RAM to which the present invention is applied. An outline of the configuration and operation of the dynamic RAM of this embodiment will be described first with reference to FIG. The circuit elements forming each block of FIG. 1 are formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.
【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置される４
個のメモリマットＭＡＴ０〜ＭＡＴ３を備える。これら
のメモリマットは、ＸアドレスデコーダＸＤ０〜ＸＤ３
をはさんで対称的に配置される２個のメモリアレイＭＡ
ＲＹ００〜ＭＡＲＹ０１ないしＭＡＲＹ３０〜ＭＡＲＹ
３１と、これらのメモリアレイに対応して設けられる２
個のセンスアンプＳＡ００〜ＳＡ０１ないしＳＡ３０〜
ＳＡ３１ならびにＹアドレスデコーダＹＤ００〜ＹＤ０
１ないしＹＤ３０〜ＹＤ３１とをそれぞれ含む。なお、
図１には、メモリマットＭＡＴ０を構成するＸアドレス
デコーダＸＤ０，メモリアレイＭＡＲＹ００〜ＭＡＲＹ
０１，センスアンプＳＡ００〜ＳＡ０１ならびにＹアド
レスデコーダＹＤ００〜ＹＤ０１が例示的に示されてい
る。In FIG. 1, the dynamic RAM of this embodiment is arranged so as to occupy most of the semiconductor substrate surface.
The memory mats MAT0 to MAT3 are provided. These memory mats have X address decoders XD0 to XD3.
Two memory arrays MA arranged symmetrically with respect to each other
RY00 to MARY01 to MARY30 to MARY
31 and 2 provided corresponding to these memory arrays
Individual sense amplifiers SA00 to SA01 to SA30 to
SA31 and Y address decoder YD00 to YD0
1 to YD30 to YD31, respectively. In addition,
FIG. 1 shows an X address decoder XD0 and memory arrays MARY00 to MARY which form a memory mat MAT0.
01, sense amplifiers SA00 to SA01, and Y address decoders YD00 to YD01 are shown as an example.
【００１２】メモリマットＭＡＴ０〜ＭＡＴ３を構成す
るメモリアレイＭＡＲＹ００〜ＭＡＲＹ０１ないしＭＡ
ＲＹ３０〜ＭＡＲＹ３１のそれぞれは、図１の垂直方向
に平行して配置されるｍ本のワード線と、水平方向に平
行して配置されるｎ組の相補ビット線とを含む。これら
のワード線及びビット線の交点には、ｍ×ｎ個のダイナ
ミック型メモリセルが格子状に配置される。Memory arrays MARY00 to MARY01 to MA forming memory mats MAT0 to MAT3
Each of RY30 to MARY31 includes m word lines arranged in parallel in the vertical direction in FIG. 1 and n sets of complementary bit lines arranged in parallel in the horizontal direction. At the intersections of these word lines and bit lines, m × n dynamic memory cells are arranged in a grid pattern.
【００１３】メモリアレイＭＡＲＹ００〜ＭＡＲＹ０１
ないしＭＡＲＹ３０〜ＭＡＲＹ３１を構成するワード線
は対応するＸアドレスデコーダＸＤ０〜ＸＤ３に結合さ
れ、それぞれ択一的に選択状態とされる。Ｘアドレスデ
コーダＸＤ０〜ＸＤ３には、ＸプリデコーダＸＰから所
定のＸプリデコード信号が供給される。また、Ｘプリデ
コーダＸＰには、ＸアドレスバッファＸＢからｉ＋１ビ
ットの内部アドレス信号Ｘ０〜Ｘｉが供給され、Ｘアド
レスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉを
介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給
される。Memory arrays MARY00 to MARY01
To MARY30 to MARY31 are coupled to the corresponding X address decoders XD0 to XD3, and are selectively set to the selected state. A predetermined X predecode signal is supplied from the X predecoder XP to the X address decoders XD0 to XD3. Further, the X predecoder XP is supplied with the internal address signals X0 to Xi of i + 1 bits from the X address buffer XB, and the X address buffer XB receives the X address signals AX0 to AXi via the address input terminals A0 to Ai. It is supplied in a time-sharing manner.
【００１４】ＸアドレスバッファＸＢは、タイミング発
生回路ＴＧから供給される図示されない内部制御信号Ｘ
Ｌに従ってアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持す
る。また、これらのＸアドレス信号をもとに内部アドレ
ス信号Ｘ０〜Ｘｉを形成し、ＸプリデコーダＸＰに供給
する。ＸプリデコーダＸＰは、ＸアドレスバッファＸＢ
から供給される内部アドレス信号Ｘ０〜Ｘｉを２ビット
又は３ビットずつ組み合わせてデコードし所定のＸプリ
デコード信号を形成して、ＸアドレスデコーダＸＤ０〜
ＸＤ３に共通に供給する。ＸアドレスデコーダＸＤ０〜
ＸＤ３は、ＸプリデコーダＸＰから供給されるＸプリデ
コード信号を所定の組み合わせでデコードして、対応す
るメモリアレイＭＡＲＹ００〜ＭＡＲＹ３０あるいはＭ
ＡＲＹ０１〜ＭＡＲＹ３１の対応するワード線を択一的
にハイレベルの選択状態とする。The X address buffer XB has an internal control signal X (not shown) supplied from the timing generation circuit TG.
According to L, X address signals AX0 to AXi supplied via address input terminals A0 to Ai are taken in and held. Further, based on these X address signals, internal address signals X0 to Xi are formed and supplied to the X predecoder XP. The X predecoder XP has an X address buffer XB.
The internal address signals X0 to Xi supplied from the above are combined and decoded by 2 bits or 3 bits to form a predetermined X predecode signal, and X address decoders XD0 to XD0
Commonly supplied to XD3. X address decoder XD0
The XD3 decodes the X predecode signal supplied from the X predecoder XP in a predetermined combination and outputs the corresponding memory array MARY00 to MARY30 or M.
The corresponding word lines of ARY01 to MARY31 are alternatively set to the high level selected state.
【００１５】次に、メモリアレイＭＡＲＹ００〜ＭＡＲ
Ｙ０１ないしＭＡＲＹ３０〜ＭＡＲＹ３１を構成する相
補ビット線は、対応するセンスアンプＳＡ００〜ＳＡ０
１ないしＳＡ３０〜ＳＡ３１の対応する単位回路に結合
され、さらに対応する相補共通データ線ＣＤ００〜ＣＤ
０３ないしＣＤ３０〜ＣＤ３３を介して４組ずつ選択的
にリードライト回路ＲＷ０〜ＲＷ３に接続される。Next, the memory arrays MARY00 to MAR
The complementary bit lines forming Y01 to MARY30 to MARY31 are the corresponding sense amplifiers SA00 to SA0.
1 to SA30 to SA31, and corresponding complementary common data lines CD00 to CD.
Four sets are selectively connected to the read / write circuits RW0 to RW3 via 03 to CD30 to CD33.
【００１６】ここで、センスアンプＳＡ００〜ＳＡ０１
ないしＳＡ３０〜ＳＡ３１のそれぞれは、メモリアレイ
ＭＡＲＹ００〜ＭＡＲＹ０１ないしＭＡＲＹ３０〜ＭＡ
ＲＹ３１の各相補ビット線に対応して設けられるｎ個の
単位回路を備える。これらの単位回路は、一対のインバ
ータが交差結合されてなる単位増幅回路と一対のスイッ
チＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位増
幅回路は、図示されない内部制御信号ＰＡがハイレベル
とされることで選択的にかつ一斉に動作状態とされ、対
応するメモリアレイの選択されたワード線に結合される
ｎ個のメモリセルから対応する相補ビット線を介して出
力される微小読み出し信号をそれぞれ増幅し、ハイレベ
ル又はロウレベルの２値読み出し信号とする。また、各
対のスイッチＭＯＳＦＥＴは、対応するＹアドレスデコ
ーダＹＤ００〜ＹＤ０１ないしＹＤ３０〜ＹＤ３１から
供給されるビット線選択信号の対応するビットがハイレ
ベルとされることで選択的にかつ４組ずつ同時にオン状
態とされ、対応するメモリアレイＭＡＲＹ００〜ＭＡＲ
Ｙ３０あるいはＭＡＲＹ０１〜ＭＡＲＹ３１の対応する
４組の相補ビット線と相補共通データ線ＣＤ００〜ＣＤ
０３ないしＣＤ３０〜ＣＤ３３とを選択的に接続状態と
する。Here, the sense amplifiers SA00 to SA01
To SA30 to SA31 are respectively memory arrays MARY00 to MARY01 to MARY30 to MA.
The n unit circuits provided corresponding to each complementary bit line of RY31 are provided. These unit circuits each include a unit amplifier circuit formed by cross-coupling a pair of inverters and a pair of switch MOSFETs. Of these, each unit amplifier circuit is selectively and simultaneously activated by an internal control signal PA (not shown) being set to a high level, and n unit amplifier circuits are coupled to the selected word line of the corresponding memory array. The minute read signals output from the memory cells via the corresponding complementary bit lines are respectively amplified to be a high level or low level binary read signal. Further, each pair of switch MOSFETs is selectively turned on simultaneously by four groups by setting the corresponding bit of the bit line selection signal supplied from the corresponding Y address decoders YD00 to YD01 to YD30 to YD31 to the high level. The corresponding memory array MARY00 to MAR
Y30 or four pairs of complementary bit lines corresponding to MARY01 to MARY31 and complementary common data lines CD00 to CD
03 to CD30 to CD33 are selectively brought into a connected state.
【００１７】ＹアドレスデコーダＹＤ００〜ＹＤ０１な
いしＹＤ３０〜ＹＤ３３には、ＹプリデコーダＹＰから
所定のＹプリデコード信号が供給される。また、Ｙプリ
デコーダＹＰには、ＹアドレスバッファＹＢからｉ＋１
ビットの内部アドレス信号Ｙ０〜Ｙｉが供給され、Ｙア
ドレスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉ
を介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供
給される。A predetermined Y predecode signal is supplied from the Y predecoder YP to the Y address decoders YD00 to YD01 to YD30 to YD33. In addition, the Y predecoder YP includes i + 1 from the Y address buffer YB.
The bit internal address signals Y0 to Yi are supplied, and the Y address buffer YB has address input terminals A0 to Ai.
Y address signals AY0 to AYi are supplied in a time division manner via the.
【００１８】ＹアドレスバッファＹＢは、タイミング発
生回路ＴＧから供給される図示されない内部制御信号Ｙ
Ｌに従ってアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＹアドレス信号ＡＹ０〜ＡＹｉを取り込み、保持す
る。また、これらのＹアドレス信号をもとに内部アドレ
ス信号Ｙ０〜Ｙｉを形成し、ＹプリデコーダＹＰに供給
する。ＹプリデコーダＹＰは、ＹアドレスバッファＹＢ
から供給される内部アドレス信号Ｙ０〜Ｙｉを２ビット
又は３ビットずつ組み合わせてデコードし所定のＹプリ
デコード信号を形成して、ＹアドレスデコーダＹＤ００
〜ＹＤ０１ないしＹＤ３０〜ＹＤ３１に共通に供給す
る。ＹアドレスデコーダＹＤ００〜ＹＤ０１ないしＹＤ
３０〜ＹＤ３１は、ＹプリデコーダＹＰから供給される
Ｙプリデコード信号を所定の組み合わせでデコードし
て、上記ビット線選択信号の対応するビットを択一的に
ハイレベルの選択状態とする。The Y address buffer YB has an internal control signal Y (not shown) supplied from the timing generation circuit TG.
According to L, the Y address signals AY0 to AYi supplied via the address input terminals A0 to Ai are fetched and held. Further, internal address signals Y0 to Yi are formed based on these Y address signals and are supplied to the Y predecoder YP. The Y predecoder YP is a Y address buffer YB.
The internal address signals Y0 to Yi supplied from the Y address decoder YD00 are combined with each other and decoded to form a predetermined Y predecode signal.
To YD01 to YD30 to YD31 are commonly supplied. Y address decoders YD00 to YD01 to YD
30 to YD31 decode the Y predecode signal supplied from the Y predecoder YP in a predetermined combination, and selectively set the corresponding bit of the bit line select signal to the high level selected state.
【００１９】メモリアレイＭＡＲＹ００〜ＭＡＲＹ３０
あるいはＭＡＲＹ０１〜ＭＡＲＹ３１の指定される合計
１６組の相補ビット線が選択的に接続される相補共通デ
ータ線ＣＤ００〜ＣＤ０３ないしＣＤ３０〜ＣＤ３３
は、リードライト回路ＲＷ０〜ＲＷ３の対応する単位回
路にそれぞれ結合される。Memory arrays MARY00 to MARY30
Alternatively, complementary common data lines CD00 to CD03 to CD30 to CD33 to which a total of 16 complementary bit lines designated by MARY01 to MARY31 are selectively connected.
Are respectively coupled to the corresponding unit circuits of the read / write circuits RW0 to RW3.
【００２０】ここで、リードライト回路ＲＷ０〜ＲＷ３
は、相補共通データ線ＣＤ００〜ＣＤ０３ないしＣＤ３
０〜ＣＤ３３に対応して設けられる４個の単位回路をそ
れぞれ含み、各単位回路は、それぞれ１個のライトアン
プ及びリードアンプを含む。リードライト回路ＲＷ０〜
ＲＷ３の各単位回路を構成するライトアンプの出力端子
は、対応するリードアンプの入力端子に結合され、さら
に対応する相補共通データ線ＣＤ００〜ＣＤ０３ないし
ＣＤ３０〜ＣＤ３３に結合される。一方、各単位回路を
構成するライトアンプの入力端子は、例えば対応するデ
ータ入力信号線ＤＩ０〜ＤＩ１５を介してデータ入出力
回路ＩＯの対応するデータ入力バッファの出力端子に結
合され、各単位回路を構成するリードアンプの出力端子
は、例えばデータ出力信号線ＤＯ０〜ＤＯ１５を介して
データ入出力回路ＩＯの対応するデータ出力バッファの
入力端子に結合される。Here, the read / write circuits RW0 to RW3
Are complementary common data lines CD00 to CD03 to CD3
Each unit circuit includes four unit circuits provided corresponding to 0 to CD33, and each unit circuit includes one write amplifier and one read amplifier. Read / write circuit RW0
The output terminal of the write amplifier forming each unit circuit of RW3 is coupled to the input terminal of the corresponding read amplifier, and further coupled to the corresponding complementary common data lines CD00 to CD03 to CD30 to CD33. On the other hand, the input terminal of the write amplifier forming each unit circuit is coupled to the output terminal of the corresponding data input buffer of the data input / output circuit IO via, for example, the corresponding data input signal lines DI0 to DI15 to connect each unit circuit. The output terminal of the constituent read amplifier is coupled to the input terminal of the corresponding data output buffer of the data input / output circuit IO via, for example, the data output signal lines DO0 to DO15.
【００２１】この実施例において、リードライト回路Ｒ
Ｗ０〜ＲＷ３の各単位回路を構成するライトアンプの入
力端子とデータ入力信号線ＤＩ０〜ＤＩ１５つまりデー
タ入出力回路ＩＯの各単位回路を構成するデータ入力バ
ッファの出力端子との間の配線ならびにリードライト回
路ＲＷ０〜ＲＷ３の各単位回路を構成するリードアンプ
の出力端子とデータ出力信号線ＤＯ０〜ＤＯ１５つまり
データ入出力回路ＩＯの各単位回路を構成するデータ出
力バッファの入力端子との間の配線は、フォトマスクの
一部が変更されることで選択的に形成される。これによ
り、この実施例のダイナミック型ＲＡＭは、そのビット
構成が×１，×４，×８，×９又は×１６ビットに選択
的に切り換えうるものとされる。In this embodiment, the read / write circuit R
Wiring and read / write between the input terminal of the write amplifier forming each unit circuit of W0 to RW3 and the data input signal lines DI0 to DI15, that is, the output terminal of the data input buffer forming each unit circuit of the data input / output circuit IO The wiring between the output terminal of the read amplifier forming each unit circuit of the circuits RW0 to RW3 and the data output signal lines DO0 to DO15, that is, the input terminal of the data output buffer forming each unit circuit of the data input / output circuit IO is It is selectively formed by changing a part of the photomask. As a result, the dynamic RAM of this embodiment can selectively switch the bit configuration to x1, x4, x8, x9 or x16 bits.
【００２２】データ入出力回路ＩＯは、データ入出力端
子Ｄ０〜Ｄ１５に対応して設けられる１６個の単位回路
を含み、各単位回路は、それぞれ１個のデータ入力バッ
ファ及びデータ出力バッファを含む。データ入出力回路
ＩＯの各単位回路を構成するデータ入力バッファの入力
端子は、対応するデータ入出力端子Ｄ０〜Ｄ１５にそれ
ぞれ結合され、その出力端子は、前述のように、例えば
データ入力信号線ＤＩ０〜ＤＩ１５を介してリードライ
ト回路ＲＷ０〜ＲＷ３の対応する単位回路を構成するラ
イトアンプの入力端子にそれぞれ結合される。また、各
単位回路を構成するデータ出力バッファの入力端子は、
前述のように、例えばデータ出力信号線ＤＯ０〜ＤＯ１
５を介してリードライト回路ＲＷ０〜ＲＷ３の対応する
単位回路を構成するリードアンプの出力端子にそれぞれ
結合され、その出力端子は、対応するデータ入出力端子
Ｄ０〜Ｄ１５にそれぞれ結合される。The data input / output circuit IO includes 16 unit circuits provided corresponding to the data input / output terminals D0 to D15, and each unit circuit includes one data input buffer and one data output buffer. The input terminals of the data input buffers constituting each unit circuit of the data input / output circuit IO are respectively coupled to the corresponding data input / output terminals D0 to D15, and the output terminals thereof are, for example, as described above, the data input signal line DI0. Through DI15, they are respectively coupled to the input terminals of the write amplifiers forming the corresponding unit circuits of the read / write circuits RW0 to RW3. In addition, the input terminal of the data output buffer that constitutes each unit circuit is
As described above, for example, the data output signal lines DO0 to DO1
5, the read / write circuits RW0 to RW3 are respectively coupled to the output terminals of the read amplifiers constituting the corresponding unit circuits, and the output terminals are coupled to the corresponding data input / output terminals D0 to D15.
【００２３】ダイナミック型ＲＡＭが書き込みモードで
選択状態とされるとき、例えばデータ入出力端子Ｄ０〜
Ｄ１５を介して供給される最大１６ビットの書き込みデ
ータは、データ入出力回路ＩＯの対応するデータ入力バ
ッファを介してリードライト回路ＲＷ０〜ＲＷ３の対応
するライトアンプに伝達される。これらの書き込みデー
タは、対応するライトアンプによって所定の相補書き込
み信号とされた後、相補共通データ線ＣＤ００〜ＣＤ０
３ないしＣＤ３０〜ＣＤ３３を介してメモリアレイＭＡ
ＲＹ００〜ＭＡＲＹ３０あるいはＭＡＲＹ０１〜ＭＡＲ
Ｙ３１の選択された合計１６個のメモリセルに書き込ま
れる。一方、ダイナミック型ＲＡＭが読み出しモードで
選択状態とされるとき、メモリアレイＭＡＲＹ００〜Ｍ
ＡＲＹ３０あるいはＭＡＲＹ０１〜ＭＡＲＹ３１の選択
された合計１６個のメモリセルから相補共通データ線Ｃ
Ｄ００〜ＣＤ０３ないしＣＤ３０〜ＣＤ３３を介して出
力される読み出し信号は、リードライト回路ＲＷ０〜Ｒ
Ｗ３の対応するリードアンプによって増幅される。これ
らの読み出し信号は、データ入出力回路ＩＯの対応する
データ出力バッファによってさらに増幅された後、対応
するデータ入出力端子Ｄ０〜Ｄ１５を介して外部に送出
される。When the dynamic RAM is selected in the write mode, for example, the data input / output terminals D0 to D0
The maximum 16-bit write data supplied via D15 is transmitted to the corresponding write amplifier of the read / write circuits RW0 to RW3 via the corresponding data input buffer of the data input / output circuit IO. These write data are converted into predetermined complementary write signals by the corresponding write amplifiers, and then the complementary common data lines CD00 to CD0.
3 to CD30 to CD33 through the memory array MA
RY00-MARY30 or MARY01-MAR
Data is written in a total of 16 memory cells selected in Y31. On the other hand, when the dynamic RAM is selected in the read mode, the memory arrays MARY00 to M
Complementary common data line C from a total of 16 memory cells selected from ARY30 or MARY01 to MARY31
The read signals output via D00 to CD03 to CD30 to CD33 are read / write circuits RW0 to RW.
It is amplified by the corresponding read amplifier of W3. These read signals are further amplified by the corresponding data output buffers of the data input / output circuit IO, and then sent out via the corresponding data input / output terminals D0 to D15.
【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢをもとに上記各種の内部制
御信号を選択的に形成し、ダイナミック型ＲＡＭの各部
に供給する。The timing generation circuit TG selectively forms the above various internal control signals on the basis of the row address strobe signal RASB, the column address strobe signal CASB and the write enable signal WEB which are externally supplied as a start control signal. , To each part of the dynamic RAM.
【００２５】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図をもとに、
この実施例のダイナミック型ＲＡＭの基板配置図の概要
とその特徴について説明する。なお、以下の説明では、
各基板配置図の位置関係をもって半導体基板ＳＵＢ面で
の上下左右を表す。FIG. 2 shows a board layout diagram of an embodiment of the dynamic RAM of FIG. Based on the figure,
The outline and the features of the substrate layout of the dynamic RAM of this embodiment will be described. In the following explanation,
The top and bottom, right and left on the surface of the semiconductor substrate SUB are represented by the positional relationship of each substrate layout.
【００２６】図２において、この実施例のダイナミック
型ＲＡＭは、いわゆるＬＯＣパッケージ方式を採り、半
導体基板ＳＵＢの中央部には、長辺方向の中心線をはさ
むべく複数のボンディングパッドＰＡＤが２列に直線状
に配置される。また、これらのボンディングパッド列の
間には、記憶データ及びアドレス信号に関する入力回路
及び出力回路すなわちデータ入出力回路ＩＯ，リードラ
イト回路ＲＷ０〜ＲＷ３，ＸアドレスバッファＸＢ，Ｘ
プリデコーダＸＰ，ＹアドレスバッファＹＢ，Ｙプリデ
コーダＹＰならびにタイミング発生回路ＴＧが配置され
る。In FIG. 2, the dynamic RAM of this embodiment employs a so-called LOC package system, and a plurality of bonding pads PAD are arranged in two rows in the central portion of the semiconductor substrate SUB so as to sandwich the center line in the long side direction. They are arranged in a straight line. Further, between these bonding pad rows, an input circuit and an output circuit for the storage data and the address signal, that is, a data input / output circuit IO, read / write circuits RW0 to RW3, X address buffers XB, X.
A predecoder XP, a Y address buffer YB, a Y predecoder YP and a timing generation circuit TG are arranged.
【００２７】半導体基板ＳＵＢの中央部に配置されたボ
ンディングパッドＰＡＤならびに入力回路及び出力回路
の周辺には、これらを取り囲むべく４個のメモリマット
ＭＡＴ０〜ＭＡＴ３が配置される。すなわち、ボンディ
ングパッドＰＡＤならびに入力回路及び出力回路の上側
には、メモリマットＭＡＴ０を構成するメモリアレイＭ
ＡＲＹ００〜ＭＡＲＹ０１，ＸアドレスデコーダＸＤ
０，ＹアドレスデコーダＹＤ００〜ＹＤ０１ならびにセ
ンスアンプＳＡ００〜ＳＡ０１が配置され、その左側に
は、メモリマットＭＡＴ１を構成するメモリアレイＭＡ
ＲＹ１０〜ＭＡＲＹ１１，ＸアドレスデコーダＸＤ１，
ＹアドレスデコーダＹＤ１０〜ＹＤ１１ならびにセンス
アンプＳＡ１０〜ＳＡ１１が配置される。さらに、その
右側には、メモリマットＭＡＴ２を構成するメモリアレ
イＭＡＲＹ２０〜ＭＡＲＹ２１，ＸアドレスデコーダＸ
Ｄ２，ＹアドレスデコーダＹＤ２０〜ＹＤ２１ならびに
センスアンプＳＡ２０〜ＳＡ２１が配置され、その下側
には、メモリマットＭＡＴ３を構成するメモリアレイＭ
ＡＲＹ３０〜ＭＡＲＹ３１，ＸアドレスデコーダＸＤ
３，ＹアドレスデコーダＹＤ３０〜ＹＤ３１ならびにセ
ンスアンプＳＡ３０及びＳＡ３１が配置される。Four memory mats MAT0 to MAT3 are arranged around the bonding pad PAD and the input circuit and the output circuit arranged in the central portion of the semiconductor substrate SUB so as to surround them. That is, on the upper side of the bonding pad PAD and the input circuit and the output circuit, the memory array M forming the memory mat MAT0.
ARY00-MARY01, X address decoder XD
0, Y address decoders YD00 to YD01 and sense amplifiers SA00 to SA01 are arranged, and on the left side thereof, a memory array MA forming a memory mat MAT1.
RY10 to MARY11, X address decoder XD1,
Y address decoders YD10 to YD11 and sense amplifiers SA10 to SA11 are arranged. Further, on the right side thereof, memory arrays MARY20 to MARY21 forming the memory mat MAT2, X address decoder X
D2, Y address decoders YD20 to YD21 and sense amplifiers SA20 to SA21 are arranged, and a memory array M constituting a memory mat MAT3 is arranged below them.
ARY30 to MARY31, X address decoder XD
3, Y address decoders YD30 to YD31 and sense amplifiers SA30 and SA31 are arranged.
【００２８】この実施例において、Ｘアドレスデコーダ
ＸＤ０〜ＸＤ３，ＹアドレスデコーダＹＤ００〜ＹＤ０
１ないしＹＤ３０〜ＹＤ３１ならびにセンスアンプＳＡ
００〜ＳＡ０１ないしＳＡ３０〜ＳＡ３１は、半導体基
板ＳＵＢの中央部に配置されたボンディングパッドなら
びに入力回路及び出力回路との距離が最短となるよう
に、対応するメモリアレイの内側に配置される。したが
って、この実施例のダイナミック型ＲＡＭでは、入力回
路及び出力回路が二つのボンディングパッド列の中間
に、言い換えるならば半導体基板ＳＵＢのほぼ中心位置
に配置されることもあいまって、記憶データの入力又は
出力経路に関する回路及び配線等のレイアウトが系統化
され、配線長のバラツキが抑制される。その結果、半導
体基板内における信号伝達遅延時間のバラツキが抑制さ
れ、これによってダイナミック型ＲＡＭの特性バラツキ
が抑制されるものとなる。また、記憶データの入力又は
出力経路に関する回路及び配線等が半導体基板ＳＵＢの
中央部に集約されることで、ビット構成の切り換えに必
要な配線等の変更を基板中央部で効率良く行うことがで
きるため、ダイナミック型ＲＡＭ等のビット構成の切り
換えを容易にし、その開発期間を短縮することができる
ものとなる。In this embodiment, X address decoders XD0 to XD3 and Y address decoders YD00 to YD0.
1 to YD30 to YD31 and sense amplifier SA
00 to SA01 to SA30 to SA31 are arranged inside the corresponding memory array so that the distance from the bonding pad arranged in the central portion of the semiconductor substrate SUB and the input circuit and the output circuit is the shortest. Therefore, in the dynamic RAM of this embodiment, the input circuit and the output circuit are arranged in the middle of the two bonding pad rows, in other words, at the substantially central position of the semiconductor substrate SUB, and the input or storage of the stored data is performed. The layout of circuits and wirings related to the output path is systematized, and variation in wiring length is suppressed. As a result, variations in the signal transmission delay time within the semiconductor substrate are suppressed, and thus variations in the characteristics of the dynamic RAM are suppressed. Further, since the circuits and wirings related to the input or output path of the stored data are integrated in the central portion of the semiconductor substrate SUB, the wirings and the like necessary for switching the bit configuration can be efficiently changed in the central portion of the substrate. Therefore, the bit configuration of the dynamic RAM or the like can be easily switched, and the development period thereof can be shortened.
【００２９】以上の本実施例に示されるように、この発
明をＬＯＣパッケージ方式を採るダイナミック型ＲＡＭ
等の半導体記憶装置に適用することで、次のような作用
効果が得られる。すなわち、 （１）ダイナミック型ＲＡＭ等の半導体基板の中央部に
ボンディングパッド列と記憶データ及びアドレス信号等
に関する入力回路及び出力回路とを配置し、これらのボ
ンディングパッド列ならびに入力回路及び出力回路の四
方を取り囲むべく複数のメモリマットを配置すること
で、信号線長のバラツキを抑制しつつ、記憶データの入
力又は出力経路に関する回路及び配線等のレイアウトを
系統化することができるという効果が得られる。As shown in the above embodiment, the present invention is a dynamic RAM adopting the LOC package system.
The following operational effects can be obtained by applying the same to a semiconductor memory device such as. That is, (1) a bonding pad row and an input circuit and an output circuit for stored data and address signals are arranged in the center of a semiconductor substrate such as a dynamic RAM, and the bonding pad row and the four sides of the input circuit and the output circuit are arranged. By arranging a plurality of memory mats so as to surround the above, it is possible to obtain an effect that it is possible to systematize the layout of circuits and wirings related to the input or output path of stored data while suppressing the variation of the signal line length.
【００３０】（２）上記（１）項により、半導体基板内
における信号伝達遅延時間のバラツキを抑制できるとい
う効果が得られる。 （３）上記（２）項により、ダイナミック型ＲＡＭ等の
特性バラツキを抑制できるという効果が得られる。 （４）上記（１）項により、ビット構成に関する回路及
び配線等を半導体基板の中央部に集約できるという効果
が得られる。 （５）上記（４）項により、ダイナミック型ＲＡＭ等の
ビット構成の切り換えを容易にし、その開発期間を短縮
できるという効果が得られる。(2) According to the above item (1), it is possible to suppress the variation in the signal transmission delay time within the semiconductor substrate. (3) According to the above item (2), it is possible to obtain an effect that variation in characteristics of the dynamic RAM or the like can be suppressed. (4) According to the above item (1), it is possible to obtain an effect that circuits, wirings and the like related to the bit configuration can be integrated in the central portion of the semiconductor substrate. (5) According to the above item (4), it is possible to easily switch the bit configuration of the dynamic RAM or the like and shorten the development period.
【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭに設けられる
メモリマットやデータ入出力端子の数は、任意に設定す
ることができる。また、各メモリマットを構成するメモ
リアレイＭＡＲＹ００及びＭＡＲＹ０１ないしＭＡＲＹ
３０及びＭＡＲＹ３１は、それぞれが複数のサブメモリ
アレイに分割されるいわゆるアレイ分割方式を採ること
ができるし、シェアドセンス方式を採ることもできる。
ダイナミック型ＲＡＭは、アドレスマルチプレックス方
式を採ることを必須条件としないし、そのブロック構成
は、この実施例による制約を受けない。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the number of memory mats and data input / output terminals provided in the dynamic RAM can be set arbitrarily. Further, the memory arrays MARY00 and MARY01 to MARY forming each memory mat
Each of 30 and MARY 31 can adopt a so-called array division method in which each is divided into a plurality of sub memory arrays, or can also adopt a shared sense method.
The dynamic RAM does not require the address multiplex system as an essential condition, and its block configuration is not restricted by this embodiment.
【００３２】図２において、メモリマットＭＡＴ０〜Ｍ
ＡＴ３は、ボンディングパッド列ならびに入力回路及び
出力回路を取り囲むべく配置されることを条件に、種々
のレイアウト形態を採ることができる。また、図３に例
示されるように、メモリアレイＭＡＲＹ００及びＭＡＲ
Ｙ０１ないしＭＡＲＹ３０及びＭＡＲＹ３１の中間にＹ
アドレスデコーダＹＤ０〜ＹＤ３ならびにセンスアンプ
ＳＡ０〜ＳＡ３を配置し、その内側にＸアドレスデコー
ダＸＤ００〜ＸＤ０１ないしＸＤ３０〜ＸＤ３１を配置
する方法を採ることもできる。半導体基板ＳＵＢの中央
部におけるレイアウトは、例えばボンディングパッドＰ
ＡＤを半導体基板ＳＵＢの中心線に沿って配置し、その
両側又は合間に入力回路及び出力回路すなわちデータ入
出力回路ＩＯ，リードライト回路ＲＷ０〜ＲＷ３，Ｘア
ドレスバッファＸＢ，ＸプリデコーダＸＰ，Ｙアドレス
バッファＹＢ，ＹプリデコーダＹＰならびにタイミング
発生回路ＴＧ等を配置することができる。半導体基板の
形状ならびにダイナミック型ＲＡＭの具体的なレイアウ
トは、種々の実施形態を採りうる。In FIG. 2, memory mats MAT0 to MAT0
The AT3 can take various layout forms, provided that it is arranged so as to surround the array of bonding pads and the input circuit and the output circuit. In addition, as illustrated in FIG. 3, memory arrays MARY00 and MARY are used.
Y in the middle of Y01 to MARY30 and MARY31
A method of arranging the address decoders YD0 to YD3 and the sense amplifiers SA0 to SA3 and arranging the X address decoders XD00 to XD01 to XD30 to XD31 inside thereof can also be adopted. The layout of the central portion of the semiconductor substrate SUB is, for example, the bonding pad P.
AD is arranged along the center line of the semiconductor substrate SUB, and the input circuit and the output circuit, that is, the data input / output circuit IO, the read / write circuits RW0 to RW3, the X address buffer XB, the X predecoder XP, and the Y address are arranged on both sides or in between. A buffer YB, a Y predecoder YP, a timing generation circuit TG, etc. can be arranged. Various embodiments can be adopted for the shape of the semiconductor substrate and the specific layout of the dynamic RAM.
【００３３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ等の各種メモリ集積回路やこのようなメモリ集
積回路を含むメモリオンチップ型のディジタル集積回路
装置にも適用できる。この発明は、少なくともボンディ
ングパッドと複数のメモリマットとを備える半導体記憶
装置に広く適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the dynamic RAM which is the field of application which is the background of the invention has been described.
The present invention is not limited to this, and can be applied to, for example, various memory integrated circuits such as a static RAM and a memory-on-chip digital integrated circuit device including such a memory integrated circuit. The present invention can be widely applied to a semiconductor memory device including at least a bonding pad and a plurality of memory mats.
【００３４】[0034]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
半導体基板の中央部にボンディングパッド列と記憶デー
タ及びアドレス信号等に関する入力回路及び出力回路と
を配置し、これらのボンディングパッド列ならびに入力
回路及び出力回路の四方を取り囲むべく複数のメモリマ
ットを配置することで、信号線長のバラツキを抑制しつ
つ、記憶データの入力又は出力経路に関する回路及び配
線等のレイアウトを系統化することができる。その結
果、半導体基板内における信号伝達遅延時間のバラツキ
を抑制し、ダイナミック型ＲＡＭ等の特性バラツキを抑
制できるとともに、ビット構成に関する回路及び配線等
を半導体基板の中央部に集約して、ダイナミック型ＲＡ
Ｍ等のビット構成の切り換えを容易にし、その開発期間
を短縮することができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, a bonding pad row and an input circuit and an output circuit for stored data and address signals are arranged in the central portion of a semiconductor substrate such as a dynamic RAM, and the bonding pad row and the four sides of the input circuit and the output circuit are surrounded. By arranging a plurality of memory mats, it is possible to systematize the layout of circuits and wirings related to the input or output path of stored data while suppressing variations in signal line length. As a result, variations in signal transmission delay time in the semiconductor substrate can be suppressed, variations in characteristics of the dynamic RAM and the like can be suppressed, and circuits and wirings related to bit configuration can be integrated in the central portion of the semiconductor substrate to achieve dynamic RA.
It is possible to easily switch the bit configuration such as M and shorten the development period.
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a dynamic RAM to which the present invention is applied.
【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。FIG. 2 is a substrate layout diagram showing an embodiment of the dynamic RAM of FIG.
【図３】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す基板配置図である。FIG. 3 is a substrate layout diagram showing a second embodiment of a dynamic RAM to which the present invention is applied.
ＭＡＴ０〜ＭＡＴ３・・・メモリマット、ＭＡＲＹ００
〜ＭＡＲＹ３０，ＭＡＲＹ０１〜ＭＡＲＹ３１・・・メ
モリアレイ、ＳＡ００〜ＳＡ３０，ＳＡ０１〜ＳＡ３
１，ＳＡ０〜ＳＡ３・・・センスアンプ、ＸＤ０〜ＸＤ
３，ＸＤ００〜ＸＤ３０，ＸＤ０１〜ＸＤ３１・・・Ｘ
アドレスデコーダ、ＸＰ・・・Ｘプリデコーダ、ＸＢ・
・・Ｘアドレスバッファ、ＹＤ００〜ＹＤ３０，ＹＤ０
１〜ＹＤ３１，ＹＤ０〜ＹＤ３・・・Ｙアドレスデコー
ダ、ＹＰ・・・Ｙプリデコーダ、ＹＢ・・・Ｙアドレス
バッファ、ＲＷ０〜ＲＷ３・・・リードライト回路、Ｉ
Ｏ・・・データ入出力回路、ＴＧ・・・タイミング発生
回路。ＳＵＢ・・・半導体基板、ＰＡＤ・・・ボンディ
ングパッド。MAT0 to MAT3 ... Memory mat, MARY00
-MARY30, MARY01-MARY31 ... Memory array, SA00-SA30, SA01-SA3
1, SA0 to SA3 ... Sense amplifier, XD0 to XD
3, XD00 to XD30, XD01 to XD31 ... X
Address decoder, XP ... X predecoder, XB
..X address buffers, YD00 to YD30, YD0
1-YD31, YD0-YD3 ... Y address decoder, YP ... Y predecoder, YB ... Y address buffer, RW0-RW3 ... Read / write circuit, I
O ... Data input / output circuit, TG ... Timing generation circuit. SUB: semiconductor substrate, PAD: bonding pad.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｍ 8427−4Ｍ (72)発明者 熊井 章宏 秋田県南秋田郡天王町天王字長沼64 アキ タ電子株式会社内 (72)発明者 幕田 喜一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Reference number within the agency FI Technical display location H01L 27/04 M 8427-4M (72) Inventor Akihiro Kumai 64 Naganuma Tenno, Tenno, Tenno-cho, Akita-gun, Akita Prefecture Akita Electronics Co., Ltd. (72) Inventor, Kiichi Makuda 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Incorporated company Hitachi Ltd. Musashi Factory
Claims (3)
ボンディングパッドと、上記複数のボンディングパッド
の四方を取り囲むように配置される複数のメモリマット
とを具備することを特徴とする半導体記憶装置。1. A semiconductor memory device comprising: a plurality of bonding pads arranged in a central portion of a semiconductor substrate; and a plurality of memory mats arranged so as to surround four sides of the plurality of bonding pads. ..
半導体基板の長辺方向の中心線をはさむべく２列に配置
されるものであって、これらのボンディングパッド列の
中間には、所定の入力回路及び出力回路が配置されるも
のであることを特徴とする請求項１の半導体記憶装置。2. The plurality of bonding pads are arranged in two rows so as to sandwich a center line in the long side direction of the semiconductor substrate, and a predetermined input circuit is provided in the middle of these bonding pad rows. 2. The semiconductor memory device according to claim 1, further comprising an output circuit and an output circuit.
ジ方式を採るダイナミック型ＲＡＭであり、かつ上記入
力回路及び／又は出力回路に関する所定の配線が選択的
に形成されることによりそのビット構成が選択的に切り
換えられるものであることを特徴とする請求項１又は請
求項２の半導体記憶装置。3. The semiconductor memory device is a dynamic RAM adopting a LOC package system, and its bit configuration is selectively formed by selectively forming a predetermined wiring for the input circuit and / or the output circuit. 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is switched to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172043A JPH05343634A (en) | 1992-06-06 | 1992-06-06 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172043A JPH05343634A (en) | 1992-06-06 | 1992-06-06 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343634A true JPH05343634A (en) | 1993-12-24 |
Family
ID=15934479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172043A Pending JPH05343634A (en) | 1992-06-06 | 1992-06-06 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343634A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088252A (en) * | 1997-10-24 | 2000-07-11 | Hitachi, Ltd. | Semiconductor storage device with an improved arrangement of electrodes and peripheral circuits to improve operational speed and integration |
| DE10055001A1 (en) * | 2000-11-07 | 2002-05-16 | Infineon Technologies Ag | Storage arrangement with a central connection panel |
| JP2002237188A (en) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | Semiconductor memory |
| US6498396B1 (en) | 1995-03-30 | 2002-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor chip scale package and ball grid array structures |
| WO2004075280A1 (en) * | 2003-02-19 | 2004-09-02 | Sony Corporation | Semiconductor device |
| JP2007258755A (en) * | 2007-06-27 | 2007-10-04 | Sony Corp | Semiconductor device |
| US7847377B2 (en) | 2005-09-29 | 2010-12-07 | Elpida Memory Inc | Semiconductor device including semiconductor chip with two pad rows |
-
1992
- 1992-06-06 JP JP4172043A patent/JPH05343634A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498396B1 (en) | 1995-03-30 | 2002-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor chip scale package and ball grid array structures |
| US6088252A (en) * | 1997-10-24 | 2000-07-11 | Hitachi, Ltd. | Semiconductor storage device with an improved arrangement of electrodes and peripheral circuits to improve operational speed and integration |
| DE10055001A1 (en) * | 2000-11-07 | 2002-05-16 | Infineon Technologies Ag | Storage arrangement with a central connection panel |
| US6560134B2 (en) | 2000-11-07 | 2003-05-06 | Infineon Technologies Ag | Memory configuration with a central connection area |
| KR100482890B1 (en) * | 2000-11-07 | 2005-04-14 | 인피네온 테크놀로지스 아게 | Memory array with central connection field |
| JP2002237188A (en) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | Semiconductor memory |
| WO2004075280A1 (en) * | 2003-02-19 | 2004-09-02 | Sony Corporation | Semiconductor device |
| EP1608009A1 (en) * | 2003-02-19 | 2005-12-21 | Sony Corporation | Semiconductor device |
| EP1608009A4 (en) * | 2003-02-19 | 2010-05-19 | Sony Corp | Semiconductor device |
| US7847377B2 (en) | 2005-09-29 | 2010-12-07 | Elpida Memory Inc | Semiconductor device including semiconductor chip with two pad rows |
| JP2007258755A (en) * | 2007-06-27 | 2007-10-04 | Sony Corp | Semiconductor device |
| JP4618275B2 (en) * | 2007-06-27 | 2011-01-26 | ソニー株式会社 | Semiconductor device |
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