JPH05342897A - Switched capacitor sample-and-hold delay circuit - Google Patents
Switched capacitor sample-and-hold delay circuitInfo
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- JPH05342897A JPH05342897A JP4190424A JP19042492A JPH05342897A JP H05342897 A JPH05342897 A JP H05342897A JP 4190424 A JP4190424 A JP 4190424A JP 19042492 A JP19042492 A JP 19042492A JP H05342897 A JPH05342897 A JP H05342897A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、通信、信号処理、計
測、制御システムで用いられるスイッチトキャパシタサ
ンプルホールド遅延回路に関するものである。FIELD OF THE INVENTION The present invention relates to a switched capacitor sample and hold delay circuit used in communication, signal processing, measurement and control systems.
【０００２】[0002]
【従来の技術】図５は従来のスイッチトキャパシタサン
プルホールド遅延回路において、２サンプル周期の遅延
を実現する場合の構成を示す図、図６は上記回路のスイ
ッチ駆動用クロックφ51、φ52、φ53のタイミングチャ
ートと入力波形ｖi、出力波形ｖoとを示す図である。こ
こで、図６におけるｔは時刻、Ｔsはサンプリング周
期、ｎは任意の整数である。2. Description of the Related Art FIG. 5 is a diagram showing a configuration for realizing a delay of 2 sample periods in a conventional switched capacitor sample hold delay circuit, and FIG. 6 is a switch driving clock φ 51 , φ 52 , φ of the above circuit. It is a figure which shows the timing chart of 53, an input waveform v i , and an output waveform v o . Here, t in FIG. 6 is time, T s is a sampling period, and n is an arbitrary integer.
【０００３】図５において、１は入力電圧ｖiが印加さ
れる入力端子、４６は図６に示すクロックφ51がオンの
時点で導通状態となるスイッチ４７を介して入力電圧ｖ
iが１サンプル周期ごとに充電されるキャパシタ、４８
はキャパシタ４６の充電電圧を高インピーダンスで受
け、定電圧駆動で出力する電圧ホロワ回路を構成するた
めのオペアンプである。４９はクロックφ52がオンの時
点で導通状態となるスイッチ５０を介してオペアンプ４
８の出力電圧を充電するキャパシタ、５１はキャパシタ
４９の充電電圧を高インピーダンスで受け、定電圧駆動
で出力する電圧ホロワ回路を構成するためのオペアンプ
である。５２はクロックφ53がオンの時点で導通状態と
なるスイッチ５３を介してオペアンプ５１の出力電圧を
充電するキャパシタ、５４はキャパシタ５２の充電電圧
を高インピーダンスで受け、定電圧駆動で出力する電圧
ホロワ回路を構成するためのオペアンプである。５５は
クロックφ51がオンの時点で導通状態となるスイッチ５
６を介してオペアンプ５４の出力電圧を充電するキャパ
シタ、５７はキャパシタ５５の充電電圧を高インピーダ
ンスで受け、定電圧駆動で出力する電圧ホロワ回路を構
成するためのオペアンプである。１５はオペアンプ５７
の出力を最終出力電圧として検出するための出力端子で
ある。In FIG. 5, 1 is an input terminal to which an input voltage v i is applied, and 46 is an input voltage v via a switch 47 which becomes conductive when the clock φ 51 shown in FIG. 6 is turned on.
i is a capacitor charged every sampling period, 48
Is an operational amplifier for forming a voltage follower circuit that receives the charging voltage of the capacitor 46 with high impedance and outputs it by constant voltage driving. 49 is an operational amplifier 4 via a switch 50 which becomes conductive when the clock φ 52 is turned on.
A capacitor for charging the output voltage of 8 and 51 are operational amplifiers for forming a voltage follower circuit that receives the charging voltage of the capacitor 49 with high impedance and outputs it by constant voltage driving. Reference numeral 52 denotes a capacitor that charges the output voltage of the operational amplifier 51 via the switch 53 that becomes conductive when the clock φ 53 is turned on. Reference numeral 54 denotes a voltage follower that receives the charging voltage of the capacitor 52 with high impedance and outputs it by constant voltage driving. It is an operational amplifier for forming a circuit. 55 is a switch 5 which becomes conductive when the clock φ 51 is turned on.
A capacitor for charging the output voltage of the operational amplifier 54 via 6 and 57 is an operational amplifier for forming a voltage follower circuit which receives the charging voltage of the capacitor 55 with high impedance and outputs it by constant voltage driving. 15 is an operational amplifier 57
Is an output terminal for detecting the output of as the final output voltage.
【０００４】次に上記従来例の動作について説明する。
図６におけるクロックφ51がオンである時刻ｔ＝（ｎ−
１）Ｔsでキャパシタ４６には入力電圧ｖi（ｎ−１）が
充電され、オペアンプ４８の出力にはｖo1（ｎ−１）＝
ｖi（ｎ−１）なる電圧が発生し、１サンプル周期の間
ホールドされる。Next, the operation of the above conventional example will be described.
Time t = (n− when the clock φ 51 in FIG. 6 is on.
1) At T s , the capacitor 46 is charged with the input voltage v i (n-1), and the output of the operational amplifier 48 is v o1 (n-1) =
A voltage of vi (n-1) is generated and held for one sample period.
【０００５】キャパシタ４９にはクロックφ52がオンで
ある時刻ｔ＝（ｎ−２／７）Ｔsでオペアンプ４８の出
力電圧が充電され、オペアンプ５１の出力にはｖo2（ｎ
−２／７）＝ｖi（ｎ−１）なる電圧が発生し、１サン
プル周期の間ホールドされる。The capacitor 49 is charged with the output voltage of the operational amplifier 48 at time t = (n-2 / 7) T s when the clock φ 52 is on, and the output of the operational amplifier 51 is v o2 (n
-2/7) = v i (n- 1) becomes a voltage is generated and held for one sample period.
【０００６】キャパシタ５２にはクロックφ53がオンで
ある時刻ｔ＝（ｎ＋３／７）Ｔsでオペアンプ５１の出
力電圧が充電され、オペアンプ５４の出力にはｖo3（ｎ
＋３／７）＝ｖi（ｎ−１）なる電圧が発生し、１サン
プル周期の間ホールドされる。The capacitor 52 is charged with the output voltage of the operational amplifier 51 at time t = (n + 3/7) T s when the clock φ 53 is on, and the output of the operational amplifier 54 is v o3 (n
+3/7) = v i (n- 1) becomes a voltage is generated and held for one sample period.
【０００７】キャパシタ５５にはクロックφ51がオンで
ある時刻ｔ＝（ｎ＋１）Ｔsでオペアンプ５４の出力電
圧が充電され、オペアンプ５７の出力にはｖo（ｎ−２
／７）＝ｖi（ｎ−１）なる電圧が発生し、１サンプル
周期の間ホールドされる。The capacitor 55 is charged with the output voltage of the operational amplifier 54 at time t = (n + 1) T s when the clock φ 51 is on, and the output of the operational amplifier 57 is v o (n-2).
/ 7) = v i (n -1) becomes a voltage is generated and held for one sample period.
【０００８】このように上記従来のスイッチトキャパシ
タサンプルホールド遅延回路でも、入力電圧のサンプル
タイミングをずらしたサンプルホールド回路を継続接続
することにより、２サンプル周期（２Ｔs）の遅延が得
られ、さらに長時間の遅延を得るときには、サンプルホ
ールド回路の継続接続の段数を増やすことで実現され
る。As described above, even in the above-described conventional switched capacitor sample-hold delay circuit, by continuously connecting the sample-hold circuit with the input voltage sample timing shifted, a delay of two sample periods (2T s ) is obtained, and the delay time is further increased. To obtain the time delay, it is realized by increasing the number of stages of continuous connection of the sample hold circuit.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記従
来のスイッチトキャパシタサンプルホールド遅延回路で
は、長時間の遅延を実現しようとする場合、サンプルホ
ールド回路の継続接続の段数を増やす必要があるが、こ
れに伴い、使用するオペアンプ数も増え、結果として回
路規模と消費電力が増加するという問題があった。However, in the above-described conventional switched-capacitor sample-hold delay circuit, in order to realize a long delay, it is necessary to increase the number of stages of continuous connection of the sample-hold circuit. Along with this, there has been a problem that the number of operational amplifiers to be used increases, resulting in an increase in circuit scale and power consumption.
【００１０】本発明はこのような従来の問題を解決する
ものであり、長時間遅延を実現する場合であっても回路
規模と消費電力の低減を図る優れたスイッチトキャパシ
タサンプルホールド遅延回路を提供することを目的とす
るものである。The present invention solves such a conventional problem, and provides an excellent switched capacitor sample hold delay circuit for reducing the circuit scale and power consumption even when a long delay is realized. The purpose is that.
【００１１】[0011]
【課題を解決するための手段】本発明は上記目的を達成
するために、一端が入力端子に接続されて１サンプル周
期毎に順次相互にオンとなる（Ｎ＋１）組の第１のスイ
ッチと、上記スイッチにそれぞれ一端が接続された（Ｎ
＋１）組のキャパシタと、上記キャパシタの充電電圧を
それぞれＮサンプル周期後に第１の電圧ホロワ回路に供
給する（Ｎ＋１）組の第２のスイッチと、上記第１の電
圧ホロワ回路の出力に一端が接続されて１サンプル周期
毎にオンとなる第３のスイッチと、この第３のスイッチ
の他端に接続されたキャパシタと、このキャパシタの充
電電圧を入力とする第２の電圧ホロワ回路とを備えたも
のである。In order to achieve the above-mentioned object, the present invention comprises (N + 1) sets of first switches, one end of which is connected to an input terminal and which are sequentially turned on every sample period, One end was connected to each of the above switches (N
+1) sets of capacitors, (N + 1) sets of second switches for supplying the charging voltage of the capacitors to the first voltage follower circuit after N sample periods respectively, and one end of the output of the first voltage follower circuit. A third switch which is connected and is turned on every sampling period; a capacitor connected to the other end of the third switch; and a second voltage follower circuit which receives the charging voltage of the capacitor as an input. It is a thing.
【００１２】また、本発明は第１のクロックにより充電
される第１のキャパシタと、上記第１のクロックより１
サンプル周期経過後の第２のクロックにより上記第１の
キャパシタの充電電荷の１／２が充電される第２のキャ
パシタと、上記第１のクロックにより上記第２のキャパ
シタの充電電荷を出力するスイッチとで構成される複数
の入力転送回路と、この入力転送回路の出力電荷が入力
されるオペアンプと、このオペアンプの入出力端子間に
接続される第３のキャパシタと、上記複数の入力転送回
路が電荷を出力した１／２サンプル周期後に上記オペア
ンプの出力ホールド電圧を検出し、さらに１／２サンプ
ル周期後に上記複数の入力転送回路が電荷を出力するの
と同じタイミングで上記検出電圧に対応する電荷を逆相
で上記第３のキャパシタに転送し、１サンプル周期前の
出力電圧に対応する出力検出回路とを備えたものであ
る。Further, according to the present invention, a first capacitor charged by a first clock and a first capacitor by the first clock are provided.
A second capacitor in which half of the charge of the first capacitor is charged by the second clock after the elapse of the sampling period, and a switch which outputs the charge of the second capacitor by the first clock. A plurality of input transfer circuits, an operational amplifier to which the output charge of the input transfer circuit is input, a third capacitor connected between the input / output terminals of the operational amplifier, and the plurality of input transfer circuits. The output hold voltage of the operational amplifier is detected after 1/2 sample period after the charge is output, and the charge corresponding to the detected voltage is detected at the same timing when the plurality of input transfer circuits outputs the charge after 1/2 sample period. Is transferred to the third capacitor in reverse phase, and an output detection circuit corresponding to the output voltage of one sample period before is provided.
【００１３】[0013]
【作用】したがって本発明によれば、（Ｎ＋１）組のキ
ャパシタに入力電圧が１サンプル周期毎に充電され、こ
の充電電圧がそれぞれＮサンプル周期後に順次第１の電
圧ホロワ回路を介して、キャパシタに充電され、この充
電電圧が第２の電圧ホロワ回路を介することにより、Ｎ
サンプル周期遅延された入力電圧として出力される。Therefore, according to the present invention, the (N + 1) sets of capacitors are charged with the input voltage every sampling period, and the charging voltages are sequentially stored in the capacitors through the first voltage follower circuit after N sampling periods. After being charged, this charging voltage passes through the second voltage follower circuit,
It is output as the input voltage delayed by the sample period.
【００１４】また本発明によれば、入力電圧の取り込み
および転送を行う入力転送回路を複数個並列に設け、こ
れら入力転送回路を順次クロックにより巡回して用い、
所望の遅延後に入力電圧に対応する電荷を積分用キャパ
シタに転送し、さらにオペアンプの出力電圧を検出し、
これに対応する電荷を逆相でフィードバックすることに
より積分用キャパシタの１サンプル周期前の電荷を相殺
して、オペアンプ出力には遅延された入力サンプルホー
ルド電圧が発生する。Further, according to the present invention, a plurality of input transfer circuits for fetching and transferring the input voltage are provided in parallel, and these input transfer circuits are sequentially circulated by a clock and used.
After the desired delay, the charge corresponding to the input voltage is transferred to the integrating capacitor, and the output voltage of the operational amplifier is detected.
By feeding back the charges corresponding to this in the opposite phase, the charges of the integrating capacitor one sample period before are canceled out, and a delayed input sample hold voltage is generated at the output of the operational amplifier.
【００１５】[0015]
【実施例】図１は本発明の第１の実施例を示すスイッチ
トキャパシタサンプルホールド遅延回路のブロック図で
あり、２サンプル周期の遅延を実現する場合の例を示し
ている。図２は本実施例におけるスイッチ駆動用クロッ
クの動作タイミングおよび入力電圧ｖi、出力電圧ｖoを
示している。ここで、図２におけるｔは時刻、Ｔsはサ
ンプリング周期、ｎは任意の整数である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a switched capacitor sample hold delay circuit showing a first embodiment of the present invention, and shows an example in which a delay of two sample periods is realized. FIG. 2 shows the operation timing of the switch driving clock and the input voltage v i and the output voltage v o in this embodiment. Here, t in FIG. 2 is time, T s is a sampling period, and n is an arbitrary integer.
【００１６】図１において、１は入力電圧ｖiが印加さ
れる入力端子、２は図２に示すクロックφ1がオンの時
点で導通状態となるスイッチ３を介して入力電圧ｖiが
充電されるキャパシタ、５はクロックφ2がオンの時点
で導通状態となるスイッチ６を介して入力電圧ｖiが充
電されるキャパシタ、８はクロックφ3がオンの時点で
導通状態となるスイッチ９を介して入力電圧ｖiが充電
されるキャパシタである。In FIG. 1, reference numeral 1 is an input terminal to which an input voltage v i is applied, and 2 is charged with the input voltage v i via a switch 3 which becomes conductive when the clock φ 1 shown in FIG. 2 is turned on. 5 is a capacitor that is charged with the input voltage v i via the switch 6 that is conductive when the clock φ 2 is on, and 8 is a capacitor that is conductive when the clock φ 3 is on. Is a capacitor to which the input voltage v i is charged.
【００１７】４はクロックφ3がオンの時点で導通状態
となり、キャパシタ２の充電電圧を後述するオペアンプ
１１の入力に供給するスイッチ、７はクロックφ1がオ
ンの時点で導通状態となり、キャパシタ５の充電電圧を
オペアンプ１１の入力に供給するスイッチ、１０はクロ
ックφ2がオンの時点で導通状態となり、キャパシタ８
の充電電圧をオペアンプ１１の入力に供給するスイッチ
である。Reference numeral 4 denotes a switch which becomes conductive when the clock φ 3 is turned on and which supplies the charging voltage of the capacitor 2 to the input of the operational amplifier 11 which will be described later. Reference numeral 7 denotes a switch which becomes conductive when the clock φ 1 is turned on and the capacitor 5 The switch 10 for supplying the charging voltage of 10 to the input of the operational amplifier 11 becomes conductive when the clock φ 2 is turned on, and the capacitor 8
Is a switch that supplies the charging voltage of 1 to the input of the operational amplifier 11.
【００１８】１１はスイッチ４、７、１０が各々オンの
時点で、キャパシタ２、５、８の充電電圧を高インピー
ダンスで受け、定電圧駆動で出力する電圧ホロワ回路を
構成するためのオペアンプ、１２はクロックφ4がオン
の時点で導通状態となるスイッチ１３を介してオペアン
プ１１の出力電圧を充電するキャパシタ、１４はキャパ
シタ１２の充電電圧を高インピーダンスで受け、定電圧
駆動で出力する電圧ホロワ回路を構成するためのオペア
ンプ、１５はオペアンプ１４の出力をための出力端子で
ある。Reference numeral 11 denotes an operational amplifier for forming a voltage follower circuit which receives the charging voltage of the capacitors 2, 5, 8 with a high impedance when the switches 4, 7, 10 are turned on and outputs the voltage by constant voltage drive. Is a capacitor that charges the output voltage of the operational amplifier 11 via the switch 13 that becomes conductive when the clock φ 4 is on, and 14 is a voltage follower circuit that receives the charging voltage of the capacitor 12 with high impedance and outputs it by constant voltage driving. And 15 is an output terminal for outputting the output of the operational amplifier 14.
【００１９】次に上記実施例の動作について説明する。
図２において、クロックφ1がオンである時刻ｔ＝（ｎ
−１）Ｔsで入力電圧ｖi（ｎ−１）がキャパシタ２に充
電され、クロックφ2がオンである時刻ｔ＝ｎＴsで入力
電圧ｖi（ｎ）がキャパシタ５に充電され、クロックφ3
がオンである時刻ｔ＝（ｎ＋１）Ｔsで入力電圧ｖi（ｎ
＋１）がキャパシタ８に充電される。また、時刻ｔ＝
（ｎ＋１）Ｔsではスイッチ４、１３も導通状態となる
ので、キャパシタ２の充電電圧ｖi（ｎ−１）はオペア
ンプ１１で構成される電圧ホロワ回路及びスイッチ１３
を介してキャパシタ１２に再び充電される。この結果、
オペアンプ１４で構成される電圧ホロワ回路の出力端子
１５には、ｖo（ｎ＋１）＝ｖi（ｎ−１）なる電圧が発
生する。同様に、キャパシタ５、８の充電電圧ｖ
i（ｎ）、ｖi（ｎ＋１）も、それぞれクロックφ1、
φ2、及びこれらと同期したクロックφ4がオンの時点で
あるｔ＝（ｎ＋２）Ｔs、ｔ＝（ｎ＋３）Ｔsで順次キャ
パシタ１２に充電され、出力端子１５にはｖo（ｎ＋
２）＝ｖi（ｎ）、ｖo（ｎ＋３）＝ｖi（ｎ＋１）なる
２サンプル周期遅延されたサンプルホールド電圧が生じ
る。Next, the operation of the above embodiment will be described.
In FIG. 2, time t = (n when clock φ 1 is on
−1) The input voltage v i (n−1) is charged to the capacitor 2 at T s , and the input voltage v i (n) is charged to the capacitor 5 at the time t = nT s when the clock φ 2 is on, and the clock is turned on. φ 3
Is on, at the time t = (n + 1) T s , the input voltage v i (n
+1) is charged in the capacitor 8. Also, time t =
At (n + 1) T s , since the switches 4 and 13 are also in the conductive state, the charging voltage v i (n−1) of the capacitor 2 is equal to the voltage follower circuit composed of the operational amplifier 11 and the switch 13.
The capacitor 12 is charged again via the. As a result,
The output terminal 15 of the voltage follower circuit including the operational amplifier 14, v o (n + 1 ) = v (n-1) becomes a voltage is generated. Similarly, the charging voltage v of the capacitors 5 and 8
i (n) and v i (n + 1) are also clocks φ 1 ,
φ 2 and the clock φ 4 synchronized with them are sequentially charged into the capacitor 12 at t = (n + 2) T s and t = (n + 3) T s at the time when they are turned on, and v o (n +) is output to the output terminal 15.
2) = v i (n), v o (n + 3) = v i (n + 1), which results in a sample-hold voltage delayed by two sample periods.
【００２０】また、時刻ｔ＝（ｎ＋１）Ｔsでキャパシ
タ２の充電電圧ｖi（ｎ−１）がキャパシタ１２に転送
された後は、時刻ｔ＝（ｎ＋２）Ｔsで新しい入力電圧
ｖi（ｎ＋２）がキャパシタ２に充電される。また、キ
ャパシタ５、８も同様に、充電電圧をキャパシタ１２に
転送後、順次新しい入力電圧が充電される。Further, time t = (n + 1) T after the charging voltage v i of the capacitor 2 (n-1) is transferred to the capacitor 12 in s, the time t = (n + 2) T s with the new input voltage v i (N + 2) is charged in the capacitor 2. Similarly, the capacitors 5 and 8 are similarly charged with a new input voltage after transferring the charging voltage to the capacitor 12.
【００２１】なお、本実施例においては、２サンプル周
期のサンプルホールド遅延を実現するための構成を示し
たが、さらに長時間の遅延をする場合は、キャパシタ、
及びその入出力路を開閉するスイッチを入力端子１とオ
ペアンプ１１の入力との間に設ければよい。In the present embodiment, the structure for realizing the sample hold delay of 2 sample periods is shown. However, in the case of delaying for a longer time, the capacitor,
And a switch for opening and closing its input / output path may be provided between the input terminal 1 and the input of the operational amplifier 11.
【００２２】このように上記実施例によれば、２サンプ
ル周期のサンプルホールド遅延を実現する上で、使用す
るオペアンプの数は電圧ホロワ回路で用いられる２個だ
けで済む。さらに長時間の遅延を得る場合であっても、
入力電圧を充電し、これを転送するためのスイッチとキ
ャパシタで構成される入力回路の部分の並列接続の段数
を増やすだけで実現でき、この場合も使用するオペアン
プは２個で済むため、回路規模を小さく、消費電力の低
減を図ることができる。As described above, according to the above embodiment, the number of operational amplifiers to be used is only two, which are used in the voltage follower circuit, in order to realize the sample hold delay of two sample periods. Even if you get a longer delay,
It can be realized by simply increasing the number of stages of parallel connection of the input circuit part consisting of a switch and a capacitor for charging the input voltage and transferring it. In this case as well, only two operational amplifiers need to be used. Can be reduced, and power consumption can be reduced.
【００２３】図３は本発明の第２の実施例の構成を示す
図であり、２サンプル周期の遅延を実現する場合の回路
構成を示す。また、図４は本実施例におけるスイッチ駆
動用クロックのタイミングチャートと入力電圧ｖi、出
力電圧ｖoを示す。ただし、図４におけるｔは時刻、Ｔs
はサンプリング周期、ｎは任意の整数である。FIG. 3 is a diagram showing the configuration of the second embodiment of the present invention, and shows the circuit configuration when a delay of two sample periods is realized. Further, FIG. 4 shows a timing chart of the switch driving clock, the input voltage v i , and the output voltage v o in this embodiment. However, t in FIG. 4 is time, T s
Is a sampling period, and n is an arbitrary integer.
【００２４】図３において、１は入力電圧ｖiが印加さ
れる入力端子、２１は図４に示すクロックφ11がオンの
時点で導通状態となるスイッチ２２、２３を介して入力
電圧ｖiが充電されるキャパシタである。２４はクロッ
クφ12がオンの時点で導通状態となるスイッチ２５、２
６を介して、キャパシタ２１に充電されている電荷の１
／２が転送され、その電荷が充電されるキャパシタであ
る。２７は再びクロックφ11がオンの時点で導通状態と
なり、キャパシタ２４の充電電荷を放電させ、後述の積
分用キャパシタ３７にその電荷を転送するためのスイッ
チである。これらのキャパシタ２１、２４、スイッチ２
２、２３、２５、２６、２７により入出力間で２サンプ
ル周期の遅延をもつ第１の入力転送回路２８が構成され
る。In FIG. 3, 1 is an input terminal to which the input voltage v i is applied, 21 is the input voltage v i via the switches 22 and 23 which become conductive when the clock φ 11 shown in FIG. 4 is turned on. It is a capacitor to be charged. 24 is a switch 25, 2 which becomes conductive when the clock φ 12 is turned on.
1 of the electric charge charged in the capacitor 21 via 6
/ 2 is a capacitor to which the electric charge is transferred and whose electric charge is charged. A switch 27 is turned on when the clock φ 11 is turned on again to discharge the charge charged in the capacitor 24 and transfer the charge to the integrating capacitor 37 described later. These capacitors 21, 24, switch 2
2, 23, 25, 26 and 27 constitute a first input transfer circuit 28 having a delay of 2 sample periods between input and output.
【００２５】２９はクロックφ12がオンの時点で導通状
態となるスイッチ３０、３１を介して入力電圧ｖiが充
電されるキャパシタである。３２はクロックφ11がオン
の時点で導通状態となるスイッチ３３、３４を介してキ
ャパシタ２９に充電されている電荷の１／２が転送さ
れ、その電荷が充電されるキャパシタである。３５は再
びクロックφ12がオンの時点で導通状態となり、キャパ
シタ３２の充電電荷を放電させ、後述の積分用キャパシ
タ３７にその電荷を転送するためのスイッチである。こ
れらのキャパシタ２９、３２、スイッチ３０、３１、３
３、３４、３５によって入出力間で２サンプル周期の遅
延をもつ第２の入力転送回路３６が構成される。３７は
後述のオペアンプ３８の入出力間に接続され、後述の出
力検出回路４６からの放電電荷および上記第１の入力転
送回路２８におけるキャパシタ２４または上記第２の入
力転送回路３６におけるキャパシタ３２からの放電電荷
を充電するための積分用キャパシタである。３８はキャ
パシタ３７の端子間電圧を出力するオペアンプである。Reference numeral 29 is a capacitor which is charged with the input voltage v i through the switches 30 and 31 which are rendered conductive when the clock φ 12 is turned on. Reference numeral 32 is a capacitor in which 1/2 of the electric charge stored in the capacitor 29 is transferred through the switches 33 and 34 which are rendered conductive when the clock φ 11 is turned on, and the electric charge is charged. Reference numeral 35 is a switch for turning on the clock φ 12 again, discharging the charge stored in the capacitor 32, and transferring the charge to the integrating capacitor 37, which will be described later. These capacitors 29, 32, switches 30, 31, 3
A second input transfer circuit 36 having a delay of 2 sample periods between the input and the output is constituted by 3, 34 and 35. 37 is connected between the input and output of an operational amplifier 38 described later, and is discharged from an output detection circuit 46 described later and the capacitor 24 in the first input transfer circuit 28 or the capacitor 32 in the second input transfer circuit 36. It is an integrating capacitor for charging the discharge charge. Reference numeral 38 is an operational amplifier that outputs a voltage across the terminals of the capacitor 37.
【００２６】３９、４０は、クロックφ13がオンの時点
で導通状態となるスイッチ４１、４２を介してオペアン
プ３８の出力電圧ｖoの１／２が各々充電されるキャパ
シタである。４３、４４はクロックφ14がオンの時点で
導通状態となり、キャパシタ３９の充電電荷を放電させ
るためのスイッチ、４５はクロックφ14がオンの時点で
導通状態となり、キャパシタ４０の充電電荷を放電さ
せ、キャパシタ３７にその電荷を転送するためのスイッ
チである。これらのキャパシタ３９、４０、スイッチ４
１、４２、４３、４４、４５によってオペアンプ出力ｖ
oを検出し、それを逆相でフィードバックするための出
力検出回路４６が構成される。１５はオペアンプ出力を
検出するための出力端子である。Reference numerals 39 and 40 are capacitors which are respectively charged with ½ of the output voltage v o of the operational amplifier 38 via the switches 41 and 42 which become conductive when the clock φ 13 is turned on. 43 and 44 clock phi 14 becomes conductive at the time of ON, the switch for discharging the charges of the capacitor 39, 45 is a clock phi 14 becomes conductive at the time of on, to discharge the charges of the capacitor 40 , A switch for transferring the charge to the capacitor 37. These capacitors 39, 40, switch 4
1, 42, 43, 44, 45 depending on the operational amplifier output v
An output detection circuit 46 for detecting "o" and feeding it back in reverse phase is constructed. Reference numeral 15 is an output terminal for detecting the output of the operational amplifier.
【００２７】次に上記第２の実施例の動作について図４
を参照しながら説明する。まず、第１の入力転送回路２
８において、クロックφ11がオンである時刻ｔ＝（ｎ−
１）Ｔsで入力電圧ｖi（ｎ−１）がキャパシタ２１に充
電され、２Ｃｖi（ｎ−１）なる電荷が蓄えられる。さ
らに、クロックφ12がオンである時刻ｔ＝ｎＴsでキャ
パシタ２１の充電電荷の１／２がキャパシタ２４に転送
され、図３に示す極性でＣｖi（ｎ−１）なる電荷が充
電される。再びクロックφ11がオンであるｔ＝（ｎ＋
１）Ｔsでキャパシタ２４の充電電荷Ｃｖi（ｎ−１）が
放電され、キャパシタ３７に転送される。Next, the operation of the second embodiment will be described with reference to FIG.
Will be described with reference to. First, the first input transfer circuit 2
In 8, a time clock phi 11 is on t = (n-
1) At T s , the input voltage v i (n-1) is charged in the capacitor 21, and the electric charge of 2Cv i (n-1) is stored. Further, at the time t = nT s when the clock φ 12 is turned on, ½ of the charge charged in the capacitor 21 is transferred to the capacitor 24, and the charge Cv i (n−1) is charged with the polarity shown in FIG. .. The clock φ 11 is turned on again t = (n +
1) At T s , the charged charge Cv i (n−1) of the capacitor 24 is discharged and transferred to the capacitor 37.
【００２８】次に、第２の入力転送回路３６において、
クロックφ12がオンであるｔ＝（ｎ＋１）Ｔsで入力電
圧ｖi（ｎ）がキャパシタ２９に充電され２Ｃｖi（ｎ）
なる電荷が蓄えられる。さらにクロックφ11がオンであ
るｔ＝（ｎ＋１）Ｔsでキャパシタ２９の充電電荷の１
／２がキャパシタ３２に転送され、図３に示す極性でＣ
ｖi（ｎ）なる電荷が充電される。再びクロックφ12が
オンであるｔ＝（ｎ＋２）Ｔsでキャパシタ３２の充電
電荷Ｃｖi（ｎ）が放電されキャパシタ３７に転送され
る。Next, in the second input transfer circuit 36,
At t = (n + 1) T s when the clock φ 12 is on, the input voltage v i (n) is charged in the capacitor 29 and 2Cv i (n).
Is stored. Further, at the time t = (n + 1) T s when the clock φ 11 is on, 1
/ 2 is transferred to the capacitor 32, and C with the polarity shown in FIG.
An electric charge of v i (n) is charged. At t = (n + 2) T s where the clock φ 12 is turned on again, the charge Cv i (n) of the capacitor 32 is discharged and transferred to the capacitor 37.
【００２９】一方、出力検出回路４６においては、キャ
パシタ３７の端子電圧が出力されるオペアンプ３８の出
力電圧ｖoをクロックφ13がオンであるｔ＝｛ｎ＋（１
／２）｝Ｔsで検出し、キャパシタ３９、４０に各々Ｃ
ｖo（ｎ）なる電荷として充電する。次に、クロックφ
14がオンであるｔ＝（ｎ＋１）Ｔsでキャパシタ４０の
充電電荷Ｃｖo（ｎ）が放電され、キャパシタ３７に逆
相で転送される。On the other hand, in the output detection circuit 46, the output voltage v o of the operational amplifier 38 to which the terminal voltage of the capacitor 37 is output is t = {n + (1 when the clock φ 13 is on.
/ 2)} T s , and the capacitors 39 and 40 respectively detect C
It is charged as an electric charge of v o (n). Next, clock φ
At t = (n + 1) T s where 14 is on, the charge Cv o (n) of the capacitor 40 is discharged and transferred to the capacitor 37 in the opposite phase.
【００３０】この結果、ｔ＝（ｎ＋１）Ｔsでキャパシ
タ３７には、既に充電されているＣｖo（ｎ）なる電荷
に加えて、第１の入力転送回路２８におけるキャパシタ
２４からの放電電荷Ｃｖi（ｎ−１）および出力検出回
路４６におけるキャパシタ４０からの逆相放電電荷｛−
Ｃｖo（ｎ）｝が転送され、 Ｃｖo（ｎ＋１）＝Ｃｖo（ｎ）＋Ｃｖi（ｎ−１）−Ｃ
ｖo（ｎ）＝Ｃｖi（ｎ−１） なる電荷が蓄えられる。そしてオペアンプ出力には、 ｖo（ｎ＋１）＝ｖi（ｎ−１） なる２サンプル周期遅延された入力電圧が発生し、１サ
ンプル周期の間ホールドされる。また同様にして、クロ
ックφ12、クロックφ14がオンとなるｔ＝（ｎ＋２）Ｔ
sではオペアンプ出力に、 ｖo（ｎ＋２）＝ｖi（ｎ） なる電圧が発生し、１サンプル周期の間ホールドされ
る。As a result, at t = (n + 1) T s , in addition to the charge Cv o (n) already charged in the capacitor 37, the discharge charge Cv from the capacitor 24 in the first input transfer circuit 28 is added. i (n-1) and the negative-phase discharge charge from the capacitor 40 in the output detection circuit 46 {-
Cv o (n)} is transferred, and Cv o (n + 1) = Cv o (n) + Cv i (n−1) −C
An electric charge of v o (n) = Cv i (n−1) is stored. Then, at the output of the operational amplifier, an input voltage delayed by two sample periods of v o (n + 1) = v i (n−1) is generated and held for one sample period. Similarly, the clock φ 12 and the clock φ 14 are turned on t = (n + 2) T
At s , a voltage of v o (n + 2) = v i (n) is generated at the output of the operational amplifier and is held for one sampling period.
【００３１】このように、上記第２の実施例によれば、
２サンプル周期のサンプルホールド遅延を実現する上で
使用するオペアンプ数は加算用の１個のみであり、さら
に長時間の遅延を得る上でも、入力転送回路の並列接続
の段数を増やすだけで実現され、使用するオペアンプ数
は１個のままで済む。この結果、消費電力と回路規模の
低減を図ることができる。As described above, according to the second embodiment,
The number of operational amplifiers used to realize the sample-and-hold delay of 2 sample periods is only one for addition, and even in order to obtain a longer delay, it is realized by increasing the number of stages of parallel connection of the input transfer circuits. , The number of operational amplifiers to be used can be one. As a result, it is possible to reduce the power consumption and the circuit scale.
【００３２】[0032]
【発明の効果】本発明は上記実施例から明らかなよう
に、キャパシタとこのキャパシタの入出力路を開閉する
スイッチからなる入力回路を、Ｎサンプル周期遅延の場
合に（Ｎ＋１）段並列に接続し、これらをクロックごと
に巡回的に用いることにより、任意の長時間サンプルホ
ールド遅延を実現することができる。しかも、長時間サ
ンプルホールド遅延を実現しても使用するオペアンプは
２個で済むので、回路規模の拡大を抑え、消費電力の低
減を図ることができるという効果を有する。As is apparent from the above embodiment, the present invention is such that an input circuit consisting of a capacitor and a switch for opening and closing the input / output path of this capacitor is connected in parallel for (N + 1) stages in the case of N sample period delay. By using these cyclically for each clock, it is possible to realize an arbitrary long-time sample hold delay. Moreover, even if a long sample-and-hold delay is realized, only two operational amplifiers need be used, so that it is possible to suppress an increase in circuit size and reduce power consumption.
【００３３】また本発明は、複数組の入力転送回路を並
列に接続し、所望の遅延量を１周期とするクロックで制
御することにより、任意の長時間サンプルホールド遅延
を実現でき、この際使用するオペアンプは１個で済むた
め、消費電力と回路規模の低減を図ることができる。Further, according to the present invention, by connecting a plurality of sets of input transfer circuits in parallel and controlling them with a clock having a desired delay amount as one cycle, an arbitrary long sample hold delay can be realized. Since only one operational amplifier is required, power consumption and circuit scale can be reduced.
【図１】本発明の第１の実施例であるスイッチキャパシ
タサンプルホールド遅延回路を示す回路図FIG. 1 is a circuit diagram showing a switch capacitor sample hold delay circuit according to a first embodiment of the present invention.
【図２】第１の実施例の動作を示すタイミングチャートFIG. 2 is a timing chart showing the operation of the first embodiment.
【図３】本発明の第２の実施例であるスイッチキャパシ
タサンプルホールド遅延回路を示す回路図FIG. 3 is a circuit diagram showing a switch capacitor sample hold delay circuit according to a second embodiment of the present invention.
【図４】第２の実施例の動作を示すタイミングチャートFIG. 4 is a timing chart showing the operation of the second embodiment.
【図５】従来のスイッチキャパシタサンプルホールド遅
延回路を示す回路図FIG. 5 is a circuit diagram showing a conventional switch capacitor sample hold delay circuit.
【図６】従来例の動作を示すタイミングチャートFIG. 6 is a timing chart showing the operation of a conventional example.
１ 入力端子 ２、５、８、１２、２１、２４、２９、３２、３７、３
９、４０ キャパシタ３、４、６、７、９、１０、１
３、２２、２、２５、２、２７、３０、３１、３３、３
４、３５、４１、４２、４３、４４、４５ スイッチ １１、１４、３８ オペアンプ １５ 出力端子1 input terminals 2, 5, 8, 12, 21, 24, 29, 32, 37, 3
9, 40 Capacitors 3, 4, 6, 7, 9, 10, 1
3, 22, 2, 25, 2, 27, 30, 31, 33, 3
4, 35, 41, 42, 43, 44, 45 switch 11, 14, 38 operational amplifier 15 output terminal
Claims (2)
周期毎に順次相互にオンとなる（Ｎ＋１）組の第１のス
イッチと、上記スイッチにそれぞれ一端が接続された
（Ｎ＋１）組のキャパシタと、上記キャパシタの充電電
圧をそれぞれＮサンプル周期後に第１の電圧ホロワ回路
に供給する（Ｎ＋１）組の第２のスイッチと、上記第１
の電圧ホロワ回路の出力に一端が接続されて１サンプル
周期毎にオンとなる第３のスイッチと、この第３のスイ
ッチの他端に接続されたキャパシタと、このキャパシタ
の充電電圧を入力とする第２の電圧ホロワ回路とを備え
たスイッチトキャパシタサンプルホールド遅延回路。1. An (N + 1) set of first switches, one end of which is connected to an input terminal and which are sequentially turned on for each sample period, and (N + 1) sets of capacitors each of which is connected to the switch. And (N + 1) sets of second switches for supplying the charging voltage of the capacitor to the first voltage follower circuit after N sample periods, respectively, and the first switch.
The third switch, one end of which is connected to the output of the voltage follower circuit and is turned on every sampling period, the capacitor connected to the other end of the third switch, and the charging voltage of the capacitor are input. A switched capacitor sample and hold delay circuit comprising a second voltage follower circuit.
キャパシタと、上記第１のクロックより１サンプル周期
経過後の第２のクロックにより上記第１のキャパシタの
充電電荷の１／２が充電される第２のキャパシタと、上
記第１のクロックにより上記第２のキャパシタの充電電
荷を出力するスイッチとで構成されそれぞれ並列に接続
された複数の入力転送回路と、この入力転送回路の出力
電荷が入力されるオペアンプと、このオペアンプの入出
力端子間に接続される積分用キャパシタと、上記複数の
入力転送回路が電荷を出力した１／２サンプル周期後に
上記オペアンプの出力ホールド電圧を検出し、さらに１
／２サンプル周期後に上記複数の入力転送回路が電荷を
出力するのと同じタイミングで上記検出電圧に対応する
電荷を逆相で上記第３のキャパシタに転送し、１サンプ
ル周期前の出力電圧に対応する出力検出回路とを備えた
スイッチトキャパシタサンプルホールド遅延回路。2. A first capacitor charged by a first clock and a second clock after a lapse of one sampling period from the first clock charges half of the charge stored in the first capacitor. A plurality of input transfer circuits each of which is connected in parallel, and each of which has a second capacitor and a switch which outputs the charge charged in the second capacitor by the first clock, and the output charge of the input transfer circuit. Is input, an integrating capacitor connected between the input and output terminals of the operational amplifier, and the output hold voltage of the operational amplifier is detected ½ sample period after the plurality of input transfer circuits output charges. 1 more
/ 2 sample cycles, the charges corresponding to the detection voltage are transferred to the third capacitor in reverse phase at the same timing as the plurality of input transfer circuits output charges, and the charges corresponding to the output voltage of one sample cycle before And a switched-capacitor sample-and-hold delay circuit having an output detection circuit.
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|---|---|---|---|
| JP04190424A JP3109263B2 (en) | 1992-04-07 | 1992-07-17 | Switched capacitor sample and hold delay circuit |
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| JP8522992 | 1992-04-07 | ||
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288991A (en) * | 2001-03-27 | 2002-10-04 | Shimada Phys & Chem Ind Co Ltd | Automatic sample-and-hold device, and pulse modulated high frequency signal generating device |
| EP2980803A4 (en) * | 2013-03-28 | 2017-03-01 | Hitachi, Ltd. | Delay circuit, electronic circuit using delay circuit and ultrasonic imaging device |
| WO2020076159A1 (en) * | 2018-10-12 | 2020-04-16 | Technische Universiteit Eindhoven | A circuit arranged for providing a delayed output signal from an input signal, as well as corresponding devices and methods |
-
1992
- 1992-07-17 JP JP04190424A patent/JP3109263B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002288991A (en) * | 2001-03-27 | 2002-10-04 | Shimada Phys & Chem Ind Co Ltd | Automatic sample-and-hold device, and pulse modulated high frequency signal generating device |
| JP4754704B2 (en) * | 2001-03-27 | 2011-08-24 | 島田理化工業株式会社 | Automatic sample hold device and pulse modulation high frequency signal generator |
| EP2980803A4 (en) * | 2013-03-28 | 2017-03-01 | Hitachi, Ltd. | Delay circuit, electronic circuit using delay circuit and ultrasonic imaging device |
| WO2020076159A1 (en) * | 2018-10-12 | 2020-04-16 | Technische Universiteit Eindhoven | A circuit arranged for providing a delayed output signal from an input signal, as well as corresponding devices and methods |
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