JPH05335958A - A/d converter - Google Patents
A/d converterInfo
- Publication number
- JPH05335958A JPH05335958A JP14240792A JP14240792A JPH05335958A JP H05335958 A JPH05335958 A JP H05335958A JP 14240792 A JP14240792 A JP 14240792A JP 14240792 A JP14240792 A JP 14240792A JP H05335958 A JPH05335958 A JP H05335958A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- converter
- offset voltage
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、追従比較型のＡＤ変換
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a follow-up comparison type AD converter.
【０００２】[0002]
【従来の技術】ＡＤ変換装置は数種の方式が実用化され
ているが、その中で追従比較型と呼ばれるものがしばし
ば用いられている。以下、図面を参照しながら、従来の
追従比較型ＡＤ変換装置の一例について説明する。2. Description of the Related Art Although several types of AD converters have been put into practical use, a so-called follow-up comparison type is often used. Hereinafter, an example of a conventional tracking comparison type AD conversion apparatus will be described with reference to the drawings.
【０００３】図４は、従来の追従比較型のＡＤ変換装置
のブロック図であり、１０１はＡＤ変換するアナログ信
号を入力する入力端子、１０２は１０１に入力されたア
ナログ信号を非反転入力としかつ後述するＤＡ変換器１
０７からの出力電圧を反転入力とする電圧比較器、１０
３は１０１に入力されたアナログ信号を反転入力としか
つ後述するＤＡ変換器１０７からの出力電圧を非反転入
力とする電圧比較器、１０５はクロック信号発生器１０
４をクロック信号源としかつ電圧比較器１０２および１
０３によりカウントアップ、カウントダウン、カウント
停止を制御されるアップダウンカウンタ、１０６はアッ
プダウンカウンタ１０５のデジタル出力値を１０１に入
力されたアナログ信号のＡＤ変換結果として出力する出
力端子、１０７はアップダウンカウンタ１０５のデジタ
ル出力値を再度アナログ値に変換し電圧比較器１０２、
１０３の基準電圧とするＤＡ変換器である。FIG. 4 is a block diagram of a conventional follow-up comparison type AD converter, 101 is an input terminal for inputting an analog signal to be AD converted, 102 is a non-inverting input for the analog signal input to 101, and DA converter 1 described later
A voltage comparator which receives the output voltage from 07 as an inverting input,
Reference numeral 3 denotes a voltage comparator which receives an analog signal input to 101 as an inverting input and outputs an output voltage from a DA converter 107 described later as a non-inverting input, and 105 denotes a clock signal generator 10
4 as a clock signal source and voltage comparators 102 and 1
An up / down counter controlled to count up, count down, and stop counting by 03, 106 is an output terminal for outputting the digital output value of the up / down counter 105 as an AD conversion result of the analog signal input to 101, and 107 is an up / down counter The digital output value of 105 is converted into an analog value again, and the voltage comparator 102,
A DA converter using the reference voltage of 103.
【０００４】また、図５は、このＡＤ変換装置の動作波
形を示したものであり、２０１は入力端子１０１に入力
されたアナログ信号の電圧波形、２０２はＤＡ変換器１
０７の出力電圧波形、２０７はクロック信号発生器１０
４の出力電圧波形、２０３、２０４はそれぞれ電圧比較
器１０２、１０３の出力論理レベルを正論理で表したも
のである。Further, FIG. 5 shows operation waveforms of this AD converter, 201 is a voltage waveform of an analog signal input to the input terminal 101, and 202 is a DA converter 1.
The output voltage waveform of 07, 207 is the clock signal generator 10
4, output voltage waveforms 203 and 204 represent the output logic levels of the voltage comparators 102 and 103 in positive logic.
【０００５】以上のように構成されたＡＤ変換装置につ
いて、以下その動作を説明する。入力端子１０１に入力
されたアナログ信号は、電圧比較器１０２、１０３に入
力される。また、ＤＡ変換器１０７でアナログ電圧値に
変換されたアップダウンカウンタ１０５のデジタル出力
値は、電圧比較器１０２、１０３に基準電圧として帰還
される。電圧比較器１０２は、入力されたアナログ信号
の電圧と帰還されてきたＤＡ変換器１０７の出力値を比
較し、図５の波形２０１、２０２、２０３に示すとおり
入力されたアナログ信号の電圧が帰還されてきたＤＡ変
換器１０７の出力値よりも大きければ論理レベル”
１”、小さければ論理レベル”０”を出力する。逆に、
電圧比較器１０３は、図５の波形２０１、２０２、２０
４に示すとおり入力されたアナログ信号の電圧が帰還さ
れてきたＤＡ変換器１０７の出力値よりも大きければ論
理レベル”０”、小さければ論理レベル”１”を出力す
る。アップダウンカウンタ１０５は、クロック信号発生
器１０４からのクロック信号によりカウント動作を行
い、そのカウントアップ、カウントダウン、カウント停
止の動作は、（表１）に示す論理で電圧比較器１０２、
１０３の出力により制御される。The operation of the AD converter configured as above will be described below. The analog signal input to the input terminal 101 is input to the voltage comparators 102 and 103. Further, the digital output value of the up / down counter 105 converted into an analog voltage value by the DA converter 107 is fed back to the voltage comparators 102 and 103 as a reference voltage. The voltage comparator 102 compares the voltage of the input analog signal with the output value of the DA converter 107 which has been fed back, and the voltage of the input analog signal is fed back as shown by the waveforms 201, 202 and 203 in FIG. If it is larger than the output value of the DA converter 107 that has been used, the logic level "
1 ", and if smaller, outputs logic level" 0 ". Conversely,
The voltage comparator 103 has the waveforms 201, 202, 20 shown in FIG.
As shown in 4, when the voltage of the input analog signal is larger than the output value of the DA converter 107 fed back, the logic level "0" is output, and when the voltage is smaller, the logic level "1" is output. The up-down counter 105 performs a count operation by the clock signal from the clock signal generator 104, and the count-up, count-down, and count-stop operations are performed according to the logic shown in (Table 1).
It is controlled by the output of 103.
【０００６】[0006]
【表１】 [Table 1]
【０００７】即ち、ＡＤ変換結果として出力されるアッ
プダウンカウンタ１０５のデジタル出力値をアナログ電
圧値に変換し、これと入力されたアナログ信号の電圧と
を電圧比較器で比較して、もし入力されたアナログ信号
の電圧が大きければアップカウントを行い、小さければ
ダウンカウントを行うことによって、常に両方の電圧が
等しくなるように負帰還ループを構成する。これによっ
て、入力されたアナログ信号の電圧にアップダウンカウ
ンタのデジタル出力値が追従し、出力端子１０６にＡＤ
変換結果が現れる。That is, the digital output value of the up / down counter 105 output as the AD conversion result is converted into an analog voltage value, and this is compared with the voltage of the input analog signal by a voltage comparator, and if it is input. If the voltage of the analog signal is high, up-counting is performed, and if it is low, down-counting is performed, so that the negative feedback loop is configured so that both voltages are always equal. As a result, the digital output value of the up / down counter follows the voltage of the input analog signal, and the AD is output to the output terminal 106.
The conversion result appears.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図５の期間ＴS に見られるように、入力
されたアナログ信号の電圧が一定の場合でも、ＤＡ変換
器１０７の出力電圧、即ち出力端子１０６に現れるＡＤ
変換結果のデジタル値の最小値ビット（ＬＳＢ）がクロ
ック周期で変動するという問題点を有している。これ
は、アップダウンカウンタ１０５とＤＡ変換器１０７の
量子化により負帰還ループが不安定となるためである。
即ち、ＤＡ変換器１０７の出力電圧が入力されたアナロ
グ信号電圧より僅かに大きい状態でアップダウンカウン
タ１０５が１ステップだけダウンカウントされ、これに
よってＤＡ変換器１０７の出力電圧が入力されたアナロ
グ信号電圧を僅かに下回ることとなる。したがって、ア
ップダウンカウンタ１０５が次のクロック周期で１ステ
ップだけアップカウントされて先の状態に戻り、以降こ
れを繰り返すためである。However, in the above configuration, as shown in the period T S of FIG. 5, even when the voltage of the input analog signal is constant, the output voltage of the DA converter 107, That is, the AD that appears at the output terminal 106
There is a problem that the minimum value bit (LSB) of the digital value of the conversion result fluctuates in the clock cycle. This is because the negative feedback loop becomes unstable due to the quantization of the up / down counter 105 and the DA converter 107.
That is, the up-down counter 105 down-counts by one step in a state in which the output voltage of the DA converter 107 is slightly higher than the input analog signal voltage, and thus the output voltage of the DA converter 107 is input by the analog signal voltage. Will be slightly below. Therefore, the up / down counter 105 is up-counted by one step in the next clock cycle, returns to the previous state, and thereafter, this is repeated.
【０００９】したがって、この変動を除去し安定したＡ
Ｄ変換を行うためには、このＡＤ変換装置の後段にヒス
テリシス特性付与あるいは平均化を実現する論理回路を
設ける必要があり、コストの増加、実装面積の増大を招
いていた。Therefore, this fluctuation is eliminated and stable A
In order to perform the D conversion, it is necessary to provide a logic circuit for providing the hysteresis characteristic or averaging in the subsequent stage of the AD conversion device, which causes an increase in cost and an increase in mounting area.
【００１０】本発明はかかる事情に鑑みてなされたもの
であり、追従比較型でありながら安定したＡＤ変換を実
現するＡＤ変換装置を提供するものである。The present invention has been made in view of the above circumstances, and provides an AD conversion apparatus which is a follow-up comparison type and realizes stable AD conversion.
【００１１】[0011]
【課題を解決するための手段】上記課題を解決するため
に、本発明のＡＤ変換装置は、入力されたアナログ信号
と、出力するデジタル値をＤＡ変換したアナログ値とを
比較する比較器に不感帯を持つようヒステリシス特性を
備えることを特徴とする。In order to solve the above problems, the AD converter of the present invention has a dead zone in a comparator for comparing an input analog signal with an analog value obtained by DA converting an output digital value. Is provided with a hysteresis characteristic.
【００１２】その一手段として、入力されたアナログ信
号の電圧を第１および第２の基準電圧とそれぞれ比較す
る第１および第２の電圧比較器と、クロック信号を発生
するクロック信号発生器と、前記クロック信号発生器か
らのクロック信号により駆動されかつ前記第１および第
２の電圧比較器の出力により制御されるアップダウンカ
ウンタと、前記アップダウンカウンタからのデジタル値
出力をアナログ値に変換して出力するＤＡ変換器と、前
記ＤＡ変換器の出力に第１のオフセット電圧を加え前記
第１の基準電圧として前記第１の電圧比較器に供給する
第１のオフセット電圧付加器と、前記ＤＡ変換器の出力
に第２のオフセット電圧を加え前記第２の基準電圧とし
て前記第２の電圧比較器に供給する第２のオフセット電
圧付加器を具備して、入力されたアナログ信号のＡＤ変
換結果を前記アップダウンカウンタのデジタル値として
出力する構成とする。As one means therefor, first and second voltage comparators for comparing the voltage of the input analog signal with the first and second reference voltages, respectively, and a clock signal generator for generating a clock signal, An up / down counter driven by a clock signal from the clock signal generator and controlled by outputs of the first and second voltage comparators; and a digital value output from the up / down counter, converted into an analog value. A DA converter for outputting, a first offset voltage adder for adding a first offset voltage to the output of the DA converter, and supplying the first offset voltage as the first reference voltage to the first voltage comparator, and the DA converter. A second offset voltage adder for adding a second offset voltage to the output of the comparator and supplying it to the second voltage comparator as the second reference voltage. , And configured to output the AD conversion result of the input analog signal as a digital value of the up-down counter.
【００１３】[0013]
【作用】本発明は上記した構成により、出力するデジタ
ル値をアナログ値に変換して電圧比較器の基準電圧とし
て帰還する際に、オフセット電圧を付与することによっ
て基準電圧の近傍を不感帯とするヒステリシス特性を設
ける。入力されたアナログ信号電圧とＤＡ変換器の出力
電圧の差がこのオフセット電圧以下となり不感帯の範囲
内に入ると、アップダウンカウンタがカウント停止の動
作状態となる。これは即ち、入力されたアナログ信号の
電圧が一定の場合でも、クロック周期で変動せず安定し
たデジタル値が出力できることとなる。According to the present invention, when the output digital value is converted into an analog value and is fed back as the reference voltage of the voltage comparator, an offset voltage is applied to the hysteresis to make the dead zone near the reference voltage. Establish characteristics. When the difference between the input analog signal voltage and the output voltage of the DA converter falls below this offset voltage and falls within the dead band range, the up-down counter enters an operation state of counting stop. That is, even if the voltage of the input analog signal is constant, a stable digital value can be output without changing in the clock cycle.
【００１４】[0014]
【実施例】以下、本発明にかかわるＡＤ変換装置につい
て図面に基づき説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An AD converter according to the present invention will be described below with reference to the drawings.
【００１５】図１は、本発明のＡＤ変換装置の一実施例
を示すブロック図であり、１はＡＤ変換するアナログ信
号を入力する入力端子、２は入力端子１に入力されたア
ナログ信号を非反転入力としかつ後述するオフセット電
圧付加器８からの出力電圧を反転入力とする電圧比較
器、３は入力端子１に入力されたアナログ信号を反転入
力としかつ後述するオフセット電圧付加器９からの出力
電圧を非反転入力とする電圧比較器、５はクロック信号
発生器４をクロック信号源としかつ電圧比較器２および
３によりカウントアップ、カウントダウン、カウント停
止を制御されるアップダウンカウンタ、６はアップダウ
ンカウンタ５のデジタル出力値を入力端子１に入力され
たアナログ信号のＡＤ変換結果として出力する出力端
子、７はアップダウンカウンタ５のデジタル出力値を再
度アナログ電圧値に変換し出力するＤＡ変換器、８はＤ
Ａ変換器７の出力にオフセット電圧ＶT1を加え電圧比較
器２の基準電圧として反転入力に供給するオフセット電
圧付加器、９はＤＡ変換器７の出力にオフセット電圧Ｖ
T2を加え電圧比較器３の基準電圧として非反転入力に供
給するオフセット電圧付加器である。なお、オフセット
電圧付加器８、９を除き、他は前述した従来のＡＤ変換
装置と同一であり、個々の機能の説明は省略する。FIG. 1 is a block diagram showing an embodiment of an AD converter according to the present invention, in which 1 is an input terminal for inputting an analog signal to be AD converted, and 2 is a non-input analog signal. A voltage comparator 3 which has an inverting input and an output voltage from an offset voltage adder 8 which will be described later is an inverting input, and 3 which has an analog signal inputted to the input terminal 1 as an inverting input and which outputs from an offset voltage adder 9 which will be described later A voltage comparator 5 using a voltage as a non-inverting input, an up / down counter 5 which uses the clock signal generator 4 as a clock signal source and whose count up, count down, and count stop are controlled by the voltage comparators 2 and 3, and 6 up and down. An output terminal that outputs the digital output value of the counter 5 as the AD conversion result of the analog signal input to the input terminal 1, and 7 is up / down DA converter for converting back to an analog voltage value of digital output value of the counter 5 outputs, 8 D
An offset voltage V T1 is added to the output of the A converter 7 and is supplied to the inverting input as a reference voltage of the voltage comparator 2, and 9 is an offset voltage V to the output of the DA converter 7.
It is an offset voltage adder that adds T2 and supplies it to the non-inverting input as the reference voltage of the voltage comparator 3. Except for the offset voltage adders 8 and 9, the other parts are the same as the conventional AD converter described above, and the description of the individual functions is omitted.
【００１６】また、図２は、このＡＤ変換装置の動作波
形を示したものであり、２１は入力端子１に入力された
アナログ信号の電圧波形、２２はＤＡ変換器７の出力電
圧波形、２５、２６はそれぞれオフセット電圧付加器
８、９の出力電圧波形、２７はクロック信号発生器４の
出力電圧波形、２３、２４はそれぞれ電圧比較器２、３
の出力論理レベルを正論理で表したものである。FIG. 2 shows operation waveforms of this AD converter, 21 is a voltage waveform of an analog signal input to the input terminal 1, 22 is an output voltage waveform of the DA converter 7, and 25 is a waveform. , 26 are output voltage waveforms of the offset voltage adders 8 and 9, 27 are output voltage waveforms of the clock signal generator 4, and 23 and 24 are voltage comparators 2 and 3, respectively.
The output logic level of is expressed in positive logic.
【００１７】以上のように構成されたＡＤ変換装置につ
いて、以下その動作を説明する。図２の波形２１に示す
アナログ信号が入力端子１へ入力されると、これが電圧
比較器２の非反転入力、電圧比較器３の反転入力とな
る。また、アップダウンカウンタ５のデジタル出力値を
ＤＡ変換器７で変換した図２の波形２２に示すアナログ
電圧値は、オフセット電圧付加器８、９によってオフセ
ット電圧ＶT1、ＶT2がそれぞれ付加され電圧比較器２、
３に帰還される。これは、図２の波形２５、２６にそれ
ぞれ示している。The operation of the AD converter configured as above will be described below. When the analog signal shown by the waveform 21 in FIG. 2 is input to the input terminal 1, this becomes the non-inverting input of the voltage comparator 2 and the inverting input of the voltage comparator 3. Further, the analog voltage value shown in the waveform 22 of FIG. 2 obtained by converting the digital output value of the up / down counter 5 by the DA converter 7 is added with the offset voltages V T1 and V T2 by the offset voltage adders 8 and 9, respectively. Comparator 2,
Returned to 3. This is shown in waveforms 25 and 26 of FIG. 2, respectively.
【００１８】ここで、図２の期間Ｔ1 、Ｔ2 、Ｔ3 に示
すとおり、入力されたアナログ信号の電圧がオフセット
電圧付加器８の出力電圧より高くなると、図２の波形２
３のとおり電圧比較器２は、論理レベル”１”を出力す
る。これによって、アップダウンカウンタ５は次のクロ
ック周期でアップカウントされ、その結果ＤＡ変換器７
および、オフセット付加装置８、９の出力電圧はアップ
カウントされただけ上昇する。また、逆に、図２の期間
Ｔ4 、Ｔ5 、Ｔ6 に示すとおり、入力されたアナログ信
号の電圧がオフセット電圧付加器９の出力電圧より低く
なると、図２の波形２４のとおり電圧比較器３は、論理
レベル”１”を出力する。これによって、アップダウン
カウンタ５は次のクロック周期でダウンカウントされ、
その結果ＤＡ変換器７および、オフセット付加装置８、
９の出力電圧はダウンカウントされただけ降下する。Here, when the voltage of the input analog signal becomes higher than the output voltage of the offset voltage adder 8 as shown in the periods T 1 , T 2 and T 3 of FIG. 2, the waveform 2 of FIG.
As indicated by 3, the voltage comparator 2 outputs a logic level "1". As a result, the up / down counter 5 is up-counted in the next clock cycle, and as a result, the DA converter 7
And the output voltage of the offset adding devices 8 and 9 rises by the up-counting. On the contrary, when the voltage of the input analog signal becomes lower than the output voltage of the offset voltage adder 9 as shown in the periods T 4 , T 5 , and T 6 of FIG. The device 3 outputs a logic level "1". As a result, the up-down counter 5 is down-counted in the next clock cycle,
As a result, the DA converter 7 and the offset adding device 8,
The output voltage of 9 drops by being down-counted.
【００１９】上記したアップダウンカウンタ５のアップ
カウントあるいはダウンカウントによって、図２の期間
ＴA に示すとおり、入力されたアナログ電圧がオフセッ
ト電圧付加器８の出力電圧より低くかつオフセット電圧
付加器９の出力電圧より高い範囲すなわち電圧比較器
２、３の不感帯に入った場合は、電圧比較器２、３が双
方とも論理レベル”０”を出力する。これによって、ア
ップダウンカウンタ５は、カウント停止の動作状態とな
り、出力端子６に現れるＡＤ変換結果のデジタル値は変
動しなくなる。Due to the up-counting or down-counting of the up-down counter 5, the input analog voltage is lower than the output voltage of the offset voltage adder 8 and the offset voltage adder 9 outputs, as shown in the period T A of FIG. In the range higher than the output voltage, that is, in the dead zone of the voltage comparators 2 and 3, both the voltage comparators 2 and 3 output the logic level "0". As a result, the up / down counter 5 is brought into the operation state of counting stop, and the digital value of the AD conversion result appearing at the output terminal 6 does not change.
【００２０】すなわち、オフセット電圧付加器８、９に
よる不感帯の範囲をＤＡ変換器７の１ステップの電圧変
化よりも大きくしておけば、入力されたアナログ信号の
電圧が一定の場合に、出力端子６に現れるＡＤ変換結果
のデジタル値がクロック周期で変動するという問題点が
解消される。That is, by setting the range of the dead band by the offset voltage adders 8 and 9 larger than the one step voltage change of the DA converter 7, when the voltage of the input analog signal is constant, the output terminal The problem that the digital value of the AD conversion result appearing in 6 fluctuates in the clock cycle is solved.
【００２１】なお、オフセット電圧付加器８、９による
オフセット電圧ＶT1、ＶT2は、図２の関係に限るもので
なく、オフセット電圧付加器８の出力電圧がオフセット
電圧付加器９の出力電圧よりも高く、かつその差がＤＡ
変換器７の１ステップの電圧変化よりも大きければ、さ
しつかえない。ただし、この差をむやみに大きくすると
ＡＤ変換の精度が劣化するため、ＤＡ変換器７の１ステ
ップの電圧変化より僅かに大きい程度が望ましい。The offset voltages V T1 and V T2 by the offset voltage adders 8 and 9 are not limited to those shown in FIG. 2, and the output voltage of the offset voltage adder 8 is greater than the output voltage of the offset voltage adder 9. Is also high, and the difference is DA
If it is larger than the voltage change of the converter 7 in one step, no problem will occur. However, if this difference is excessively increased, the accuracy of AD conversion deteriorates. Therefore, it is desirable that it is slightly larger than the voltage change of the DA converter 7 in one step.
【００２２】また、図１のオフセット電圧付加器８、９
の一実施例として、図３に示す構成を用いることができ
る。図３において、３０はオフセット電圧付加器８、９
の共通の入力端子、３１はオフセット電圧付加器８の出
力端子、３２はオフセット電圧付加器９の出力端子、３
３、３４はその両端に一定の電圧降下を発生させるダイ
オード、３５、３６は直流電源、３７、３８はダイオー
ド３３、３４にバイアス電流を供給するバイアス抵抗、
３９はダイオード３３の両端に発生した電圧を分圧しオ
フセット電圧として出力端子３１へ出力する分圧抵抗、
４０はダイオード３４の両端に発生した電圧を分圧し出
力端子３２へ出力する分圧抵抗である。Further, the offset voltage adders 8 and 9 shown in FIG.
As an example, the configuration shown in FIG. 3 can be used. In FIG. 3, 30 is an offset voltage adder 8, 9
Common input terminal, 31 is an output terminal of the offset voltage adder 8, 32 is an output terminal of the offset voltage adder 9, 3
3, 34 are diodes that generate a constant voltage drop across them, 35 and 36 are DC power supplies, 37 and 38 are bias resistors that supply bias currents to the diodes 33 and 34,
39 is a voltage dividing resistor that divides the voltage generated across the diode 33 and outputs it as an offset voltage to the output terminal 31,
Reference numeral 40 denotes a voltage dividing resistor that divides the voltage generated across the diode 34 and outputs the divided voltage to the output terminal 32.
【００２３】この様に構成されたオフセット電圧付加器
の動作を説明する。ダイオード３３、３４は直流電源３
５、３６とバイアス抵抗３７、３８によりＯＮ状態とな
りその両端にほぼ一定の準方向電圧が発生する。したが
って、ダイオード３３の陽極には入力端子３０に入力さ
れた電圧にこの準方向電圧が加算された電圧が発生する
ことになり、分圧抵抗３９で適当な電圧に分圧し出力端
子３１に出力することによってオフセット電圧付加器８
を実現できる。また、これと同様にダイオード３４の陰
極には入力端子３０に入力された電圧にこの準方向電圧
が減算された電圧が発生することになり、分圧抵抗４０
で適当な電圧に分圧し出力端子３２に出力することによ
ってオフセット電圧付加器９を実現する。なお、さらに
大きなオフセット電圧が必要な場合は、ダイオード３
３、３４に直列に他のダイオードを追加すればよい。The operation of the offset voltage adder thus configured will be described. The diodes 33 and 34 are the DC power supply 3
5, 36 and bias resistors 37, 38 are turned on to generate a substantially constant quasi-directional voltage across both ends. Therefore, a voltage obtained by adding the quasi-direction voltage to the voltage input to the input terminal 30 is generated at the anode of the diode 33, and the voltage is divided into an appropriate voltage by the voltage dividing resistor 39 and output to the output terminal 31. By the offset voltage adder 8
Can be realized. Similarly, a voltage obtained by subtracting this quasi-direction voltage from the voltage input to the input terminal 30 is generated at the cathode of the diode 34, and the voltage dividing resistor 40
The offset voltage adder 9 is realized by dividing the voltage into an appropriate voltage and outputting it to the output terminal 32. If a larger offset voltage is required, the diode 3
Other diodes may be added in series to 3, 34.
【００２４】また、本発明の他の実施例は、図１におけ
るオフセット電圧付加器８、９のオフセット電圧を可変
できるように構成したものである。これは、図３の分圧
抵抗３９、４０を可変抵抗器に置き換えることで容易に
実現できる。Another embodiment of the present invention is so constructed that the offset voltage of the offset voltage adders 8 and 9 in FIG. 1 can be varied. This can be easily realized by replacing the voltage dividing resistors 39 and 40 of FIG. 3 with variable resistors.
【００２５】この実施例においては、前述した効果を奏
するのは勿論であるが、それに加えて入力されたアナロ
グ信号に雑音が加わっていた場合この雑音を除去すると
いう特徴を有する。すなわち、図１の入力端子１に入力
されたアナログ信号の雑音のピーク電圧よりもオフセッ
ト電圧付加器８、９による不感帯の範囲が大きなるよう
可変抵抗器を調整しておけば、この雑音によって電圧比
較器２、３から論理レベル”１”の信号が出力されるこ
とがなくなる。したがって、入力された雑音ではアップ
ダウンカウンタ５が動作せず、出力端子６には雑音が除
去されたＡＤ変換結果のデジタル値が出力される。In this embodiment, of course, the above-described effect is obtained, but in addition to this, when noise is added to the input analog signal, the noise is removed. That is, if the variable resistor is adjusted so that the dead band range of the offset voltage adders 8 and 9 is larger than the peak voltage of noise of the analog signal input to the input terminal 1 of FIG. The comparators 2 and 3 do not output a signal of logical level "1". Therefore, the up / down counter 5 does not operate with the input noise, and the noise-removed AD conversion result digital value is output to the output terminal 6.
【００２６】[0026]
【発明の効果】以上説明したように、追従比較型のＡＤ
変換装置において、入力されたアナログ信号と、出力す
るデジタル値をＤＡ変換したアナログ値とを比較する比
較器にヒステリシス特性を付加するという本発明によっ
て、入力されたアナログ信号の電圧が一定の場合でも出
力端子に現れるＡＤ変換結果のデジタル値がクロック周
期で変動するという問題点が解消されるため、従来では
必要であった後段のヒステリシス特性付与あるいは平均
化を実現する論理回路が不要になる。As described above, the AD of the follow-up comparison type
Even when the voltage of the input analog signal is constant, the converter device according to the present invention adds hysteresis characteristics to the comparator that compares the input analog signal with the analog value obtained by DA converting the output digital value. Since the problem that the digital value of the AD conversion result appearing at the output terminal fluctuates in the clock cycle is solved, the logic circuit for realizing the latter-stage hysteresis characteristic addition or averaging, which has been conventionally required, becomes unnecessary.
【００２７】また、雑音が加わったアナログ信号をＡＤ
変換する際、この雑音を除去できるという優れた効果も
奏する。Further, the analog signal with noise added is AD
When converting, it also has an excellent effect of removing this noise.
【図１】本発明に係わるＡＤ変換装置の一実施例を示す
ブロック図FIG. 1 is a block diagram showing an embodiment of an AD converter according to the present invention.
【図２】図１に示したＡＤ変換装置の動作波形図FIG. 2 is an operation waveform diagram of the AD conversion device shown in FIG.
【図３】図１に示したＡＤ変換装置のオフセット電圧付
加器を実現する回路図FIG. 3 is a circuit diagram for realizing the offset voltage adder of the AD converter shown in FIG.
【図４】従来のＡＤ変換装置のブロック図FIG. 4 is a block diagram of a conventional AD converter.
【図５】図４に示した従来のＡＤ変換装置の動作波形図FIG. 5 is an operation waveform diagram of the conventional AD converter shown in FIG.
１ 入力端子 ２ 第１の電圧比較器 ３ 第２の電圧比較器 ４ クロック信号発生器 ５ アップダウンカウンタ ６ 出力端子 ７ ＤＡ変換器 ８ 第１のオフセット電圧付加器 ９ 第２のオフセット電圧付加器 ２１ 入力端子１に入力されたアナログ信号の電圧波形 ２２ ＤＡ変換器７の出力電圧波形 ２３ 電圧比較器２の出力論理レベル ２４ 電圧比較器３の出力論理レベル ２５ オフセット電圧付加器８の出力電圧波形 ２６ オフセット電圧付加器９の出力電圧波形 ２７ クロック信号発生器４の出力電圧波形 ３１ 第１のオフセット電圧付加器の出力端子 ３２ 第２のオフセット電圧付加器の出力端子 ３３ ダイオード ３４ ダイオード ３５ 直流電源 ３６ 直流電源 ３７ バイアス抵抗 ３８ バイアス抵抗 ３９ 分圧抵抗 ４０ 分圧抵抗 １０１ 入力端子 １０２ 第１の電圧比較器 １０３ 第２の電圧比較器 １０４ クロック信号発生器 １０５ アップダウンカウンタ １０６ 出力端子 １０７ ＤＡ変換器 1 Input Terminal 2 1st Voltage Comparator 3 2nd Voltage Comparator 4 Clock Signal Generator 5 Up / Down Counter 6 Output Terminal 7 DA Converter 8 First Offset Voltage Adder 9 Second Offset Voltage Adder 21 Voltage waveform of analog signal input to input terminal 22 Output voltage waveform of DA converter 7 23 Output logic level of voltage comparator 2 24 Output logic level of voltage comparator 3 25 Output voltage waveform of offset voltage adder 8 26 Output voltage waveform of offset voltage adder 27 Output voltage waveform of clock signal generator 31 Output terminal of first offset voltage adder 32 Output terminal of second offset voltage adder 33 Diode 34 Diode 35 DC power supply 36 DC Power supply 37 Bias resistor 38 Bias resistor 39 Voltage dividing resistor 40 Voltage dividing resistor 101 Input terminal 1 2 the first voltage comparator 103 and the second voltage comparator 104 the clock signal generator 105 up-down counter 106 output terminal 107 DA converter
フロントページの続き (72)発明者 竜田 明浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 長石 康男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内(72) Inventor Akihiro Tatsuta 1006 Kadoma, Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Yasuo Nagaishi 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd.
Claims (5)
タル値をＤＡ変換したアナログ値とを比較器にて比較
し、両者の差が最小になるよう動作するＡＤ変換装置で
あって、前記比較器にヒステリシス特性を付加すること
を特徴とするＡＤ変換装置。1. An AD conversion device which compares an input analog signal with an analog value obtained by DA converting an output digital value by a comparator and operates so as to minimize the difference between the two. AD converter characterized by adding a hysteresis characteristic to a container.
び第２の基準電圧とそれぞれ比較する第１および第２の
電圧比較器と、クロック信号を発生するクロック信号発
生器と、前記クロック信号発生器からのクロック信号に
より駆動されかつ前記第１および第２の電圧比較器の出
力により制御されるアップダウンカウンタと、前記アッ
プダウンカウンタからのデジタル値出力をアナログ値に
変換して出力するＤＡ変換器と、前記ＤＡ変換器の出力
に第１のオフセット電圧を加え前記第１の基準電圧とし
て前記第１の電圧比較器に供給する第１のオフセット電
圧付加器と、前記ＤＡ変換器の出力に第２のオフセット
電圧を加え前記第２の基準電圧として前記第２の電圧比
較器に供給する第２のオフセット電圧付加器を具備し
て、入力されたアナログ信号のＡＤ変換結果を前記アッ
プダウンカウンタのデジタル値として出力する構成と
し、ＡＤ変換結果を再度ＤＡ変換したアナログ電圧値と
入力されたアナログ信号の電圧値とを比較してその差を
検出する前記電圧比較器にヒステリシス特性を付加する
ことを特徴とする請求項１に記載のＡＤ変換装置。2. A first and second voltage comparator for comparing the voltage of an input analog signal with first and second reference voltages, respectively, a clock signal generator for generating a clock signal, and the clock signal. An up / down counter driven by a clock signal from a generator and controlled by outputs of the first and second voltage comparators, and a DA for converting a digital value output from the up / down counter into an analog value and outputting the analog value. A converter, a first offset voltage adder for adding a first offset voltage to the output of the DA converter and supplying it as the first reference voltage to the first voltage comparator, and an output of the DA converter And a second offset voltage adder for supplying a second offset voltage to the second voltage comparator as the second reference voltage. The AD conversion result of the analog signal is output as the digital value of the up / down counter, and the analog voltage value obtained by DA conversion of the AD conversion result is compared with the voltage value of the input analog signal to detect the difference. The AD converter according to claim 1, wherein a hysteresis characteristic is added to the voltage comparator.
を、ダイオードと、前記ダイオードにバイアス電流を供
給する直流電源および抵抗と、前記ダイオードの両端に
発生する電圧を分圧する抵抗とで構成することを特徴と
する請求項２に記載のＡＤ変換装置。3. The first and second offset voltage adders are composed of a diode, a DC power source and a resistor for supplying a bias current to the diode, and a resistor for dividing a voltage generated across the diode. The AD conversion device according to claim 2, wherein
ット電圧をそれぞれ可変できるように構成した第１のオ
フセット電圧付加器および第２のオフセット電圧付加器
を用いることを特徴とする請求項２に記載のＡＤ変換装
置。4. A first offset voltage adder and a second offset voltage adder configured so that the first offset voltage and the second offset voltage can be varied, respectively. The described AD converter.
を、ダイオードと、前記ダイオードにバイアス電流を供
給する直流電源および抵抗と、前記ダイオードの両端に
発生する電圧を分圧する可変抵抗とで構成することを特
徴とする請求項４に記載のＡＤ変換装置。5. The first and second offset voltage adders are composed of a diode, a DC power source and a resistor for supplying a bias current to the diode, and a variable resistor for dividing a voltage generated across the diode. The AD conversion device according to claim 4, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14240792A JPH05335958A (en) | 1992-06-03 | 1992-06-03 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14240792A JPH05335958A (en) | 1992-06-03 | 1992-06-03 | A/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335958A true JPH05335958A (en) | 1993-12-17 |
Family
ID=15314626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14240792A Pending JPH05335958A (en) | 1992-06-03 | 1992-06-03 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335958A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256060A (en) * | 1995-03-17 | 1996-10-01 | Nec Corp | Comparative a/d converter |
| JP2010028624A (en) * | 2008-07-23 | 2010-02-04 | Sony Corp | Analog-digital converter, analog-digital conversion method, and imaging device and method for driving the same |
| JP2011066846A (en) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | A/d converter |
| JP2016072861A (en) * | 2014-09-30 | 2016-05-09 | 株式会社リコー | Voltage level detection device and method, motor drive control device, and motor device |
| WO2017145494A1 (en) * | 2016-02-25 | 2017-08-31 | ソニー株式会社 | Analog-to-digital converter, electronic device, and method for controlling analog-to-digital converter |
| JP2018096754A (en) * | 2016-12-09 | 2018-06-21 | ローム株式会社 | Voltage fluctuation detection circuit, semiconductor integrated circuit, and vehicle |
-
1992
- 1992-06-03 JP JP14240792A patent/JPH05335958A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256060A (en) * | 1995-03-17 | 1996-10-01 | Nec Corp | Comparative a/d converter |
| JP2010028624A (en) * | 2008-07-23 | 2010-02-04 | Sony Corp | Analog-digital converter, analog-digital conversion method, and imaging device and method for driving the same |
| JP2011066846A (en) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | A/d converter |
| JP2016072861A (en) * | 2014-09-30 | 2016-05-09 | 株式会社リコー | Voltage level detection device and method, motor drive control device, and motor device |
| WO2017145494A1 (en) * | 2016-02-25 | 2017-08-31 | ソニー株式会社 | Analog-to-digital converter, electronic device, and method for controlling analog-to-digital converter |
| US10505557B2 (en) | 2016-02-25 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
| JP2018096754A (en) * | 2016-12-09 | 2018-06-21 | ローム株式会社 | Voltage fluctuation detection circuit, semiconductor integrated circuit, and vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6448752B1 (en) | Switching regulator | |
| US5315164A (en) | Adaptive clock duty cycle controller | |
| US4926178A (en) | Delta modulator with integrator having positive feedback | |
| US5365181A (en) | Frequency doubler having adaptive biasing | |
| US8570083B2 (en) | Pulse width modulation circuit and switching amplifier using the same | |
| JPH05335958A (en) | A/d converter | |
| US6434707B1 (en) | Low phase jitter clock signal generation circuit | |
| US4057796A (en) | Analog-digital converter | |
| US7184480B1 (en) | Digital PWM generator | |
| JP2001339953A (en) | Switching power supply | |
| US6456217B1 (en) | Digital/analog converter having delta-sigma type pulse modulation circuit | |
| US4542332A (en) | Precision current-source arrangement | |
| JPH06120830A (en) | A/d converter | |
| US6043619A (en) | Method and circuit arrangement for commutation of a multiple winding electric motor | |
| JP3407851B2 (en) | Delta-sigma D / A converter with PWM circuit / weighting circuit combination | |
| JPH05276036A (en) | Offset compensation circuit for a/d converter | |
| JP3202957B2 (en) | Power supply circuit for video signal | |
| KR100688255B1 (en) | A PWM control circuit having multi-point feedback | |
| JP3760503B2 (en) | Clamp circuit | |
| JP3098531B2 (en) | Pulse width conversion circuit | |
| KR0180464B1 (en) | Index pulse generator | |
| JP3172090B2 (en) | AD converter | |
| JP3094666B2 (en) | Signal transmission equipment | |
| US6297756B1 (en) | Analog-to-digital conversion device | |
| JP2569735Y2 (en) | Switching power supply |