JPH05335938A - Counter device - Google Patents

Abstract

PURPOSE:To provide a counter able to make counting with high accuracy even when a period of an input signal is short or long with respect to the counter device used to count the input signal whose period is equal to or shorter than that of a system clock with high accuracy. CONSTITUTION:This counter device is a device receiving at least one input signal S and whose counts is increased/decreased according to a change in the input signal S and is made up of an asynchronous 1st counter 1 counting the member of changes in the input signal S, a synchronous 2nd counter 2 operated synchronously with a clock CL, and a control means 3 allowing the 2nd counter 2 to count a value in response to the count of the 1st counter 1 synchronously with the clock CL and resetting the 1st counter.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はカウンタ装置に関し、特
に、システムクロックに比べて周期が等しいか、或い
は、短い入力信号を精度良くカウントするためのカウン
タ装置に関する。近年、例えば、ワンチップ・マイクロ
プロセッサ（ＭＰＵ）等に対しては、様々な仕様のもの
が要求されている。それに伴って、内蔵するカウンタ装
置としても、システムクロックに比べて周期が短かくな
る可能性のある入力信号を精度良くカウントすることが
できるものが要望されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a counter device, and more particularly to a counter device for accurately counting an input signal whose period is equal to or shorter than that of a system clock. In recent years, for example, one-chip microprocessors (MPUs) and the like are required to have various specifications. Along with this, there is a demand for a built-in counter device that can accurately count an input signal that may have a shorter cycle than the system clock.

【０００２】[0002]

【従来の技術】従来、ＭＰＵに内蔵されたカウンタ装置
は、一般に、ＭＰＵのシステムクロックより周期の短い
入力信号はカウントできない。そのため、システムクロ
ックに比べて周期が短かくなる可能性のある入力信号を
カウントするには、例えば、システムクロックを分周器
で分周してから入力信号をカウントすることが行われて
いる。2. Description of the Related Art Conventionally, a counter device built in an MPU cannot generally count an input signal having a cycle shorter than the system clock of the MPU. Therefore, in order to count an input signal whose cycle may be shorter than that of the system clock, for example, the system clock is divided by a frequency divider and then the input signal is counted.

【０００３】[0003]

【発明が解決しようとする課題】上述したように、従来
のカウンタ装置は、システムクロックより周期の短い入
力信号をカウントするために、例えば、入力信号を分周
器で分周してから入力信号をカウントしている。そのた
め、このようなカウンタ装置において、周期の長い入力
信号をカウントする場合には、カウント動作の精度を落
とすことになっている。As described above, in the conventional counter device, in order to count an input signal having a shorter period than the system clock, for example, the input signal is divided by a frequency divider and then the input signal is divided. Is counting. Therefore, in such a counter device, when counting an input signal having a long cycle, the accuracy of the counting operation is lowered.

【０００４】本発明は、上述した従来のカウンタ装置が
有する課題に鑑み、入力信号の周期が短かい場合でも長
い場合でも精度良くカウント動作を行なうことのできる
カウンタ装置の提供を目的とする。The present invention has been made in view of the above problems of the conventional counter device, and an object of the present invention is to provide a counter device capable of performing a counting operation with high accuracy even when the cycle of an input signal is short or long.

【０００５】[0005]

【課題を解決するための手段】本発明によれば、少なく
とも１つの入力信号Ｓが供給され、該入力信号Ｓの変化
に従って値を増減するカウンタ装置であって、前記入力
信号Ｓの変化回数をカウントする非同期型の第１のカウ
ンタ１と、クロックＣＬに同期して動作する同期型の第
２のカウンタ２と、前記クロックＣＬに同期し, 前記第
１のカウンタ１のカウント値Ｃ１に応じた値を前記第２
のカウンタ２にカウントさせ, 前記第１のカウンタをリ
セットする制御手段３とを具備することを特徴とするカ
ウンタ装置が提供される。According to the invention, a counter device is provided which is supplied with at least one input signal S and which increases or decreases in value in accordance with the change of the input signal S. An asynchronous first counter 1 for counting, a synchronous second counter 2 that operates in synchronization with a clock CL, and a clock CL in synchronization with the count value C1 of the first counter 1 The value is the second
And a control unit 3 for resetting the first counter.

【０００６】[0006]

【作用】本発明のカウンタ装置によれば、非同期型の第
１のカウンタ１は、入力信号Ｓの変化回数を一時的にカ
ウントして蓄える。また、クロックＣＬに従って値を増
減する同期型の第２のカウンタ２は、クロックＣＬに同
期し, 第１のカウンタ１のカウント値Ｃ１に応じて制御
手段３から出力される制御クロック信号Ｃ２により（２
ⁱ ）カウントされる。According to the counter device of the present invention, the asynchronous first counter 1 temporarily counts and stores the number of changes of the input signal S. Further, the synchronous second counter 2 that increases / decreases the value according to the clock CL is synchronized with the clock CL and is controlled by the control clock signal C2 output from the control means 3 according to the count value C1 of the first counter 1 ( Two
ⁱ ) Counted.

【０００７】すなわち、本発明のカウンタ装置によれ
ば、クロックより周期の短い入力信号は、クロックが来
るまで非同期型の第１のカウンタ１に一時的に蓄えら
れ、クロックが来たときに同期型の第２のカウンタ２が
まとめてカウントするようになっている。これによっ
て、本発明のカウンタ装置は、入力信号の周期が短かい
場合でも長い場合でも精度良くカウント動作を行なうこ
とができる。That is, according to the counter device of the present invention, the input signal having a shorter cycle than the clock is temporarily stored in the asynchronous first counter 1 until the clock arrives, and is synchronized when the clock arrives. The second counter 2 of 1 counts together. As a result, the counter device of the present invention can accurately perform the counting operation regardless of whether the cycle of the input signal is short or long.

【０００８】[0008]

【実施例】以下、図面を参照して本発明に係るカウンタ
装置の実施例を説明する。図１は本発明に係るカウンタ
装置の一実施例を示すブロック図である。同図におい
て、参照符号１は非同期型カウンタ, ２は同期型カウン
タ, ３はクロック出力回路を示し、また、４はＣＰＵ,
５はＲＯＭ, ６はＲＡＭ, ７はシステムバスを示してい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a counter device according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a counter device according to the present invention. In the figure, reference numeral 1 is an asynchronous counter, 2 is a synchronous counter, 3 is a clock output circuit, 4 is a CPU,
Reference numeral 5 is a ROM, 6 is a RAM, and 7 is a system bus.

【０００９】図１に示されるように、入力信号Ｓはシス
テムクロックに関係なく変化し、非同期カウンタ１も入
力信号Ｓに従ってシステムクロックＣＬに関係なく変化
する。非同期カウンタ１のカウント値Ｃ１は、クロック
出力回路３に供給され、該クロック出力回路３におい
て、システムクロックＣＬの変化点で参照されるように
なっている。As shown in FIG. 1, the input signal S changes regardless of the system clock, and the asynchronous counter 1 also changes according to the input signal S regardless of the system clock CL. The count value C1 of the asynchronous counter 1 is supplied to the clock output circuit 3, and the clock output circuit 3 is referred to at the change point of the system clock CL.

【００１０】クロック出力回路３では、システムクロッ
クＣＬの変化点における非同期カウンタ１の出力値Ｃ１
が２ⁱ より大きく２ⁱ⁺¹ より小さくなるｉの値を見つけ
出し、同期型カウンタ２に対して該同期型カウンタ２を
２ⁱ カウントさせる制御クロック信号Ｃ２を出力する。
同期型カウンタ２では、２ⁱ カウントさせる制御クロッ
ク信号Ｃ２を受け取って、カウンタのｉビット以上の部
分をカウントさせることにより、カウント値を２ⁱ (2⁰,
2¹,2²,2³, …：1,2,4,8,…) 増減させる。尚、クロック
出力回路３は、非同期カウンタ１のカウント値Ｃ１を参
照した後、非同期カウンタ１のカウント値を０にリセッ
トするリセット信号ＲＳを該非同期カウンタ１に出力す
るようになっている。In the clock output circuit 3, the output value C1 of the asynchronous counter 1 at the change point of the system clock CL
Finds a value of ^{i that} is larger than 2 ^{i and} smaller than 2 ^{i + 1,} and outputs to the synchronous counter 2 a control clock signal C2 that causes the synchronous counter 2 to count 2 ⁱ .
The synchronous counter 2 receives the control clock signal C2 for counting 2 ^{i and} counts a portion of i bits or more of the counter to count the count value by 2 ⁱ (2 ⁰ ,
2 ¹ , 2, 2 ² , 2 ³ , ...: 1,2,4,8, ...) Increase or decrease. The clock output circuit 3 outputs the reset signal RS for resetting the count value of the asynchronous counter 1 to 0 to the asynchronous counter 1 after referring to the count value C1 of the asynchronous counter 1.

【００１１】図２は図１のカウンタ装置の動作を説明す
るためのタイミング図であり、同図(a) はシステムクロ
ックＣＬより入力信号（外部クロック）Ｓが速い場合を
示し、同図(b) はシステムクロックＣＬより入力信号Ｓ
が遅い場合を示している。まず、図２(a) に示すよう
に、システムクロックＣＬより入力信号Ｓが速い場合に
は、上述したように、システムクロックＣＬが変化する
まで、非同期カウンタ１が入力信号Ｓの変化をカウント
して一時的に蓄えておき、システムクロックＣＬの変化
点において非同期カウンタ１の出力値Ｃ１が２ⁱ より大
きく２ⁱ⁺¹ より小さくなるｉの値を見つけ出し、制御ク
ロック信号Ｃ２（例えば、Ｃ２＝４＝２²)を同期型カウ
ンタ２に出力するようになっている。これにより、カウ
ンタ２は、例えば、それまでのカウント値“３”に対し
て“４（２²)”が加えられて、カウント値が“７”にな
る。ここで、非同期カウンタ１は、システムクロックＣ
Ｌの変化点でそのカウント値Ｃ１が参照されると、該カ
ウント値が０にリセットされるようになっている。FIG. 2 is a timing chart for explaining the operation of the counter device of FIG. 1. FIG. 2 (a) shows the case where the input signal (external clock) S is faster than the system clock CL, and FIG. ) Is the input signal S from the system clock CL
Shows a slow case. First, as shown in FIG. 2A, when the input signal S is faster than the system clock CL, the asynchronous counter 1 counts the change in the input signal S until the system clock CL changes as described above. Then, the value is temporarily stored, the value of ^{i at} which the output value C1 of the asynchronous counter 1 is larger than 2 ^{i and} smaller than 2 ^{i + 1} is found at the change point of the system clock CL, and the control clock signal C2 (for example, C2 = 4) is found. = 2 ² ) is output to the synchronous counter 2. As a result, in the counter 2, for example, “4 (2 ² )” is added to the count value “3” until then, and the count value becomes “7”. Here, the asynchronous counter 1 uses the system clock C
When the count value C1 is referred to at the change point of L, the count value is reset to 0.

【００１２】一方、図２(b) に示すように、システムク
ロックＣＬより入力信号Ｓが遅い場合にも、システムク
ロックＣＬの変化点における非同期カウンタ１の出力値
Ｃ１が２ⁱ より大きく２ⁱ⁺¹ より小さくなるｉの値を見
つけ出し、制御クロック信号Ｃ２（例えば、Ｃ２＝１＝
２⁰)が同期型カウンタ２に出力される。これにより、カ
ウンタ２は、例えば、それまでのカウント値“３”に対
して“１（２⁰)”が加えられて、カウント値が“４”に
なる。ここで、非同期カウンタ１は、システムクロック
ＣＬの変化点でそのカウント値Ｃ１が参照されると、該
カウント値が０にリセットされるようになっている。Meanwhile, as shown in FIG. 2 (b), the system clock even if the input signal S is slower CL, the system clock output value C1 of the asynchronous counter 1 at the change point of the CL is greater than 2 ⁱ 2 ^{i +} The value of i smaller than ¹ is found, and the control clock signal C2 (for example, C2 = 1 =
2 ⁰ ) is output to the synchronous counter 2. As a result, in the counter 2, for example, “1 (2 ⁰ )” is added to the count value “3” until then, and the count value becomes “4”. Here, in the asynchronous counter 1, when the count value C1 is referred to at the change point of the system clock CL, the count value is reset to 0.

【００１３】図３は本発明のカウンタ装置におけるクロ
ック出力回路の一例を示すブロック図であり、図４は図
３のカウンタ装置の動作を説明するためのタイミング図
である。図３に示すクロック出力回路３は、同期型のカ
ウンタ31, 比較回路（引算回路)32,および，同期化回路
（ラッチ回路)33 を備えている。比較回路32は、非同期
カウンタ１の出力（カウント値）Ｃ１からカウンタ31の
カウント値Ｃ４を引いて、その値（Ｃ２）を同期化回路
33を介して同期型カウンタ２に出力するようになってい
る。ここで、同期化回路33の出力Ｃ２は、カウンタ31に
も出力されるようになっている。すなわち、制御クロッ
ク信号Ｃ２は、同期型カウンタ２に供給されるだけでな
く、カウンタ31にも供給され、そして、次のシステムク
ロックＣＬの変化点における制御クロック信号Ｃ２の値
は、比較回路32において、Ｃ２＝Ｃ１−Ｃ４として算出
される。これにより、例えば、入力信号Ｓとシステムク
ロックＣＬとが略同時に変化した場合で、最初のシステ
ムクロックＣＬの変化点において異なる値をカウントし
たとしても、次のシステムクロックＣＬの変化点のおい
ては、問題なくカウント動作を行うようになっている。FIG. 3 is a block diagram showing an example of a clock output circuit in the counter device of the present invention, and FIG. 4 is a timing diagram for explaining the operation of the counter device of FIG. The clock output circuit 3 shown in FIG. 3 includes a synchronous counter 31, a comparison circuit (subtraction circuit) 32, and a synchronization circuit (latch circuit) 33. The comparison circuit 32 subtracts the count value C4 of the counter 31 from the output (count value) C1 of the asynchronous counter 1 and sets the value (C2) to the synchronization circuit.
The signal is output to the synchronous counter 2 via 33. Here, the output C2 of the synchronization circuit 33 is also output to the counter 31. That is, the control clock signal C2 is supplied not only to the synchronous counter 2 but also to the counter 31, and the value of the control clock signal C2 at the next change point of the system clock CL is calculated by the comparison circuit 32. , C2 = C1-C4. As a result, for example, when the input signal S and the system clock CL change at substantially the same time, even if different values are counted at the first change point of the system clock CL, at the next change point of the system clock CL. , Count operation is performed without any problem.

【００１４】すなわち、図４に示すように、例えば、入
力信号ＳとシステムクロックＣＬとが同時に変化した場
合、非同期カウンタ１の出力Ｃ１が“３”とされた場
合、制御クロック信号Ｃ２の値は“２（２¹)”となっ
て、該制御クロック信号Ｃ２の値“２”が同期型カウン
タ２およびカウンタ31に出力される。一方、非同期カウ
ンタ１の出力Ｃ１が“４”とされた場合、制御クロック
信号Ｃ２の値は“４（２²)”となって、該制御クロック
信号Ｃ２の値“４”が同期型カウンタ２およびカウンタ
31に出力される。ここで、前述したように、非同期カウ
ンタ１は、システムクロックＣＬの変化点でそのカウン
ト値Ｃ１が参照されると、該カウント値が０にリセット
されるようになっている。That is, as shown in FIG. 4, for example, when the input signal S and the system clock CL change at the same time, when the output C1 of the asynchronous counter 1 is set to "3", the value of the control clock signal C2 becomes The value becomes "2 (2 ¹ )" and the value "2" of the control clock signal C2 is output to the synchronous counter 2 and the counter 31. On the other hand, when the output C1 of the asynchronous counter 1 is set to "4", the value of the control clock signal C2 becomes "4 (2 ² )", and the value "4" of the control clock signal C2 changes to the synchronous counter 2. And counter
It is output to 31. Here, as described above, when the count value C1 is referred to at the changing point of the system clock CL, the asynchronous counter 1 is reset to 0.

【００１５】しかし、次のシステムクロックＣＬの変化
点における非同期カウンタ１の出力Ｃ１は、(1) 制御ク
ロック信号Ｃ２の値“２”が同期型カウンタ２でカウン
トされた場合には、比較回路32において、カウンタ31に
カウントされた値Ｃ４（“２”）が引き算され、(2) 制
御クロック信号Ｃ２の値“４”が同期型カウンタ２でカ
ウントされた場合には、比較回路32において、カウンタ
31にカウントされた値Ｃ４（“４”）が引き算されるこ
とになる。従って、最初のシステムクロックＣＬの変化
点において異なる値をカウントしたとしても、次のシス
テムクロックＣＬの変化点のおいて、以前のカウント値
を差し引いた値に対応する制御クロック信号Ｃ２が同期
型カウンタ２（カウンタ31）に出力され、正しくカウン
ト動作が行われるようになっている。However, the output C1 of the asynchronous counter 1 at the next change point of the system clock CL is (1) when the value "2" of the control clock signal C2 is counted by the synchronous counter 2, the comparison circuit 32 In the case where the value C4 (“2”) counted by the counter 31 is subtracted, and (2) the value “4” of the control clock signal C2 is counted by the synchronous counter 2, the counter in the comparison circuit 32 is
The value C4 (“4”) counted at 31 is subtracted. Therefore, even if different values are counted at the change point of the first system clock CL, the control clock signal C2 corresponding to the value obtained by subtracting the previous count value at the change point of the next system clock CL is the synchronous counter. 2 (counter 31), and the counting operation is performed correctly.

【００１６】図５は本発明のカウンタ装置の他の実施例
を示すブロック図であり、図６は図５のカウンタ装置に
おけるクロック生成回路を説明するための図である。こ
の図５および図６に示す実施例は、カウント値の増加
（アップカウント）および減少（ダウンカウント）の両
方を行うように構成したものであり、例えば、モータに
取り付けたロータリーエンコーダからの信号により該モ
ータをサーボ制御する場合等に適したものである。FIG. 5 is a block diagram showing another embodiment of the counter device of the present invention, and FIG. 6 is a diagram for explaining the clock generation circuit in the counter device of FIG. The embodiment shown in FIGS. 5 and 6 is configured to both increase (up count) and decrease (down count) the count value. For example, by a signal from a rotary encoder attached to the motor. This is suitable for servo-controlling the motor.

【００１７】図５において、参照符号８は、クロック生
成回路であり、２つの入力信号Ｓ₁,Ｓ₂(例えば、ロータ
リーエンコーダの出力信号) の位相差により、カウント
アップ・クロックＳu およびカウントダウン・クロック
Ｓd を生成するようになっている。すなわち、図６(a)
に示されるように、カウントアップ・クロックＳu は、
第１の入力信号Ｓ₁ の位相が第２の入力信号Ｓ₂ の位相
よりも進んでいるときに出力され、逆に、図６(b) に示
されるように、カウントダウン・クロックＳdは、第１
の入力信号Ｓ₁ の位相が第２の入力信号Ｓ₂ の位相より
も遅れているときに出力されるようになっている。In FIG. 5, reference numeral 8 is a clock generation circuit, which counts up clocks Su and countdown clocks depending on the phase difference between two input signals S ₁ and S ₂ (for example, an output signal of a rotary encoder). It is designed to generate Sd. That is, FIG. 6 (a)
As shown in, the count-up clock Su is
The signal is output when the phase of the _first input signal S ₁ leads the phase of the second input signal S ₂ , and conversely, as shown in FIG. 6 (b), the countdown clock Sd is 1
Is output when the phase of the input signal S ₁ is delayed from the phase of the second input signal S ₂ .

【００１８】図５から明らかなように、本実施例のカウ
ンタ装置は、カウントアップ・クロックＳu およびカウ
ントダウン・クロックＳd をそれぞれカウントするため
の非同期型カウンタ11,12 および同期型のカウンタ311,
312 を備えている。さらに、本実施例のカウンタ装置
は、図３の比較回路32および同期化回路33に相当する比
較／同期化回路33O を備えている。ここで、比較／同期
化回路33O は、カウントアップ用の非同期型カウンタ11
および同期型のカウンタ311 による差し引きされた値
と、カウントダウン用の非同期型カウンタ12および同期
型のカウンタ312 による差し引きされた値との相殺され
た値（制御クロック信号Ｃ２）を同期型カウンタ２に出
力するようになっている。尚、これらの構成は、他に様
々に変形することができるのはいうまでもない。As is apparent from FIG. 5, the counter device of the present embodiment has asynchronous counters 11 and 12 and synchronous counter 311, for counting the count-up clock Su and the count-down clock Sd, respectively.
Equipped with 312. Further, the counter device of the present embodiment includes a comparison / synchronization circuit 33O corresponding to the comparison circuit 32 and the synchronization circuit 33 shown in FIG. Here, the comparison / synchronization circuit 33O is an asynchronous counter 11 for counting up.
And a value (control clock signal C2) offset by the value subtracted by the synchronous counter 311 and the value subtracted by the asynchronous counter 12 and the synchronous counter 312 for countdown is output to the synchronous counter 2. It is supposed to do. Needless to say, these configurations can be variously modified.

【００１９】[0019]

【発明の効果】以上、詳述したように、本発明のカウン
タ装置によれば、システムクロックより周期の短い入力
信号はシステムクロックが来るまで非同期カウンタに一
時的に蓄えておき、システムクロックが来たときにまと
めてカウントすることによって、入力信号の周期が短か
い場合でも長い場合でも精度良くカウント動作を行なう
ことができる。As described above in detail, according to the counter device of the present invention, an input signal having a shorter cycle than the system clock is temporarily stored in the asynchronous counter until the system clock arrives, and the system clock arrives. By collectively counting when the input signals occur, it is possible to perform the counting operation with high accuracy even when the cycle of the input signal is short or long.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るカウンタ装置の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a counter device according to the present invention.

【図２】図１のカウンタ装置の動作を説明するためのタ
イミング図である。FIG. 2 is a timing chart for explaining the operation of the counter device of FIG.

【図３】本発明のカウンタ装置におけるクロック出力回
路の一例を示すブロック図である。FIG. 3 is a block diagram showing an example of a clock output circuit in the counter device of the present invention.

【図４】図３のカウンタ装置の動作を説明するためのタ
イミング図である。FIG. 4 is a timing chart for explaining the operation of the counter device of FIG.

【図５】本発明のカウンタ装置の他の実施例を示すブロ
ック図である。FIG. 5 is a block diagram showing another embodiment of the counter device of the present invention.

【図６】図５のカウンタ装置におけるクロック生成回路
を説明するための図である。6 is a diagram for explaining a clock generation circuit in the counter device of FIG.

【符号の説明】[Explanation of symbols]

１…第１のカウンタ（非同期型カウンタ） ２…第２のカウンタ（同期型カウンタ） ３…制御手段（クロック出力回路） ４…ＣＰＵ ５…ＲＯＭ ６…ＲＡＭ ７…システムバス ８…クロック生成回路 Ｃ１…非同期型カウンタのカウント値 Ｃ２…制御クロック信号 ＣＬ…システムクロック ＲＳ…リセット信号 Ｓ…入力信号 1 ... 1st counter (asynchronous counter) 2 ... 2nd counter (synchronous counter) 3 ... Control means (clock output circuit) 4 ... CPU 5 ... ROM 6 ... RAM 7 ... System bus 8 ... Clock generation circuit C1 ... Count value of asynchronous counter C2 ... Control clock signal CL ... System clock RS ... Reset signal S ... Input signal

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 少なくとも１つの入力信号（Ｓ）が供給
され、該入力信号（Ｓ）の変化に従って値を増減するカ
ウンタ装置であって、 前記入力信号（Ｓ）の変化回数をカウントする非同期型
の第１のカウンタ（１）と、 クロック（ＣＬ）に同期して動作する同期型の第２のカ
ウンタ（２）と、 前記クロック（ＣＬ）に同期し, 前記第１のカウンタ
（１）のカウント値（Ｃ１）に応じた値を前記第２のカ
ウンタ（２）にカウントさせ, 前記第１のカウンタをリ
セットする制御手段（３）とを具備することを特徴とす
るカウンタ装置。1. A counter device, which is supplied with at least one input signal (S) and increases or decreases a value according to a change of the input signal (S), wherein the counter device is an asynchronous type that counts the number of changes of the input signal (S). Of the first counter (1), a synchronous second counter (2) that operates in synchronization with the clock (CL), and a second counter of the first counter (1) that synchronizes with the clock (CL). A counter device comprising: a control means (3) for causing the second counter (2) to count a value corresponding to a count value (C1) and resetting the first counter. 【請求項２】 前記制御手段（３）は、前記第２のカウ
ンタ（２）を２ⁱ カウントさせる制御クロック信号（Ｃ
２）が供給された同期型の第３のカウンタ（31）、およ
び、前記第１のカウンタ（１）のカウント値（Ｃ１）と
該第３のカウンタ（31）のカウント値（Ｃ４）とを比較
する比較回路（32）を具備することを特徴とする請求項
１のカウンタ装置。2. The control means (3) controls clock signal (C) for causing the second counter (2) to count 2 ^i.
2) is supplied to the synchronous third counter (31), and the count value (C1) of the first counter (1) and the count value (C4) of the third counter (31). The counter device according to claim 1, further comprising a comparing circuit (32) for comparing. 【請求項３】 前記制御手段（３）は、前記クロック
（ＣＬ）に同期して前記比較回路（32）の出力をラッチ
する同期化回路（33）をさらに備えていることを特徴と
する請求項２のカウンタ装置。3. The control means (3) further comprises a synchronization circuit (33) for latching the output of the comparison circuit (32) in synchronization with the clock (CL). The counter device according to item 2. 【請求項４】 前記カウンタ装置には２つの入力信号
（Ｓ₁,Ｓ₂)が供給され、該２つの入力信号（Ｓ₁,Ｓ₂)の
位相差によりカウント値の増加および減少を選択するよ
うになっていることを特徴とする請求項１のカウンタ装
置。Wherein the two input signals (S _1, S ₂₎ is supplied to said counter apparatus, selects the increase and decrease of the count value by the phase difference of the two input signals (S _1, S ₂₎ The counter device according to claim 1, wherein: 【請求項５】 前記第１の非同期型カウンタおよび前記
第３のカウンタをカウントアップ用(11,311)およびカウ
ントダウン用(12,312)にそれぞれ設けるようにしたこと
を特徴とする請求項１のカウンタ装置。5. The counter device according to claim 1, wherein the first asynchronous counter and the third counter are provided for counting up (11, 311) and counting down (12, 312), respectively.