JPH05334184A - Writing buffer circuit - Google Patents

Abstract

PURPOSE:To shorten a data writing time in a main memory by attaining continuous reading. CONSTITUTION:This writing buffer circuit is provided with a latch circuit 4 for fetching and storing input high order address data AUI by a write pulse WR, a comparator 5 for outputting tag data TG of '1' when output data AUL from the circuit 4 coincides with the data AUI, a tag memory 6 for writing the data TG in an address indicated by a write tag pointer WTP and reading out the TG from an address indicated by a written data reading pointer RP, a write counter 2 for generating a write tag pointer RTP just before the write pointer WP, and a read counter 3 for generating a read pointer RP with the suceeding value synchronously with a clock signal CK when the read tag data are '1'.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はライトバッファ回路に関
し、特にキャッシュメモリを使用したマイクロプロセッ
サシステムにおいてＣＰＵ・メインメモリ間に設けられ
たライトバッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write buffer circuit, and more particularly to a write buffer circuit provided between a CPU and a main memory in a microprocessor system using a cache memory.

【０００２】[0002]

【従来の技術】キャッシュメモリを使用したマイクロプ
ロセッサシステムにおいては、ＣＰＵからのデータをキ
ャッシュメモリ及びメインメモリに同時に書込む、いわ
ゆるライトスルー方式が一般的に採用されている。しか
しながら、通常、メインメモリはキャッシュメモリに比
べてその動作速度が遅いため、ライトスルー方式の場
合、キャッシュメモリが待たされてしまう結果となる。
つまり、データライトのスピードは、キャッシュメモリ
を備えていてもメインメモリのアクセス時間と同じにな
ってしまう。ライトバッファ回路は、データライト時の
スピードが遅くなるのを防ぐためＣＰＵとメインメモリ
との間に挿入され、この結果、ＣＰＵはキャッシュメモ
リへのアクセス速度でライトを完結することが可能にな
る。2. Description of the Related Art In a microprocessor system using a cache memory, a so-called write-through method is generally adopted in which data from a CPU is simultaneously written in a cache memory and a main memory. However, since the operation speed of the main memory is usually slower than that of the cache memory, in the case of the write-through method, the cache memory is kept waiting.
That is, the data write speed becomes the same as the access time of the main memory even if the cache memory is provided. The write buffer circuit is inserted between the CPU and the main memory in order to prevent the data write speed from slowing down, and as a result, the CPU can complete the write at the access speed to the cache memory.

【０００３】このようなマイクロプロセッサシステムの
一例を図７に示す。An example of such a microprocessor system is shown in FIG.

【０００４】図７において、１００はキャッシュメモリ
を使用するマイクロプロセッサであるＣＰＵ、２００は
ＣＰＵ１００が出力するデータＤＴとアドレス（ＡＵ、
ＡＬ）とを一時的に保持するＦＩＦＯメモリ型のライト
バッファ回路、３００はＣＰＵ１００が出力するデータ
がＣＰＵ１００メモリ間のリード用データパスを通って
直接メインメモリに書き込まれるのを防ぐためのリード
時のバッファであるリードバッファ回路、４００は上位
アドレス，下位アドレスがマルチプレックスされて入力
され、下位アドレスのみ変更することで、データのリー
ド／ライトが高速にかつ連続に行われるＤＲＡＭ型のメ
インメモリ、５００はメインメモリ４００の制御を行う
メインメモリコントローラ、６００はライトバッファ回
路２００が出力するアドレスをメインメモリ４００にマ
ルチプレックスするマルチプレクサ、７００はＣＰＵ１
００からのライトデータをメインメモリ４００と同時に
書込むキャッシュメモリである。In FIG. 7, 100 is a CPU which is a microprocessor using a cache memory, and 200 is a data DT and an address (AU,
AL) is temporarily stored in the FIFO memory type write buffer circuit, and 300 is a read buffer for preventing data output from the CPU 100 from being directly written to the main memory through the read data path between the CPU 100 memories. A read buffer circuit 400 serving as a buffer is a DRAM type main memory in which an upper address and a lower address are multiplexed and input, and by changing only the lower address, data read / write is performed at high speed and continuously. Is a main memory controller that controls the main memory 400, 600 is a multiplexer that multiplexes the address output from the write buffer circuit 200 into the main memory 400, and 700 is the CPU 1
This is a cache memory for writing the write data from 00 at the same time as the main memory 400.

【０００５】このマイクロプロセッサシステムに使用さ
れているライトバッファ回路２００の内部構成を図８に
示す。FIG. 8 shows the internal structure of the write buffer circuit 200 used in this microprocessor system.

【０００６】このライトバッファ回路（２００）は、Ｃ
ＰＵ１００からの上位アドレスＡＵ，下位アドレスＡ
Ｌ，データＤＴを入力上位アドレスＡＵＩ，入力下位ア
ドレスＡＬＩ，入力データＤＴＩとしてライトポインタ
ＷＰが示すアドレスに順次書込み記憶し、リードポイン
タＲＰが示すアドレスに記憶されている内容を出力上位
アドレスＡＵＯ，出力下位アドレスＡＬＯ，出力データ
ＤＴＯとして順次読出すＦＩＦＯメモリ型のバッファメ
モリ１と、ライトパルスＷＰをカウントとして順次更新
されるライトポインタＷＰを生成するライトカウンタ２
ａと、出力イネーブル信号ＯＥをカウントして順次リー
ドポインタＲＰを生成するリードカウンタ３ａとを有す
る構成となっている。This write buffer circuit (200) has a C
Upper address AU and lower address A from PU 100
L and data DT are sequentially written and stored in the address indicated by the write pointer WP as the input upper address AUI, the input lower address ALI, and the input data DTI, and the contents stored in the address indicated by the read pointer RP are output upper address AUO, output A low-order address ALO, a FIFO memory type buffer memory 1 for sequentially reading as output data DTO, and a write counter 2 for generating a write pointer WP that is sequentially updated by counting the write pulse WP.
a and a read counter 3a that counts the output enable signal OE and sequentially generates the read pointer RP.

【０００７】キャッシュメモリを使用したマイクロプロ
セッサシステムにおいては、一般的にメインメモリから
の読出しでは連続するアドレスからデータを複数個読出
すのに対して、メインメモリへのデータライトは通常、
アドレスが連続しておらず、発生するタイミングも連続
してない。ライトバッファ回路を使用した場合、ＣＰＵ
は高速にデータライトを完結できるが、ライトバッファ
回路からメインメモリにデータを書込む場合、アドレス
が連続している保証が無いため、読出し時のように連続
してデータをライトすることができない。通常、メモリ
バスにはメインメモリ以外にメモリバスを共有する種々
の周辺装置が接続されている。このため、メインメモリ
のデータライトに時間がかかるとメモリバスの占有時間
が長くなり、周辺装置の待ち時間が長くなる。In a microprocessor system using a cache memory, generally, in reading from the main memory, a plurality of pieces of data are read from consecutive addresses, whereas writing data in the main memory is usually performed.
The addresses are not consecutive and the timing of occurrence is not consecutive. CPU when using a write buffer circuit
Can complete data writing at high speed, but when writing data from the write buffer circuit to the main memory, there is no guarantee that addresses are continuous, and therefore data cannot be continuously written unlike when reading. Usually, in addition to the main memory, various peripheral devices sharing the memory bus are connected to the memory bus. Therefore, if it takes time to write data to the main memory, the occupied time of the memory bus becomes long, and the waiting time of the peripheral device becomes long.

【０００８】[0008]

【発明が解決しようとする課題】この従来のライトバッ
ファ回路では、メインメモリへのデータライトは、アド
レスが連続しておらず、また発生するタイミングも連続
していないため、出力イネーブル信号ＯＥに同期して１
つのリードポインタを発生して１組のデータを読出す構
成となっているので、メインメモリへのデータライトに
時間がかかりメモリバスの占有時間が長くなり、従って
周辺装置の待時間が長くなってマイクロプロセッサシス
テム全体のデータ処理性能が低下するという問題点があ
った。In this conventional write buffer circuit, the data write to the main memory is synchronized with the output enable signal OE because the addresses are not continuous and the timings at which they are generated are not continuous. Then 1
Since one read pointer is generated to read one set of data, it takes a long time to write data to the main memory, and the occupied time of the memory bus becomes long. Therefore, the waiting time of the peripheral device becomes long. There is a problem that the data processing performance of the entire microprocessor system deteriorates.

【０００９】本発明の目的は、メインメモリへのデータ
ライトの時間を短縮してメモリバスの占有時間を短縮
し、マイクロプロセッサシステム全体のデータ処理性能
を向上させることができるライトバッファ回路を提供す
ることにある。An object of the present invention is to provide a write buffer circuit which can shorten the time for writing data to the main memory, shorten the memory bus occupation time, and improve the data processing performance of the entire microprocessor system. Especially.

【００１０】[0010]

【課題を解決するための手段】本発明のライトバッファ
回路は、入力データ及びこの入力データと対応する入力
アドレスデータをライトポインタが示すアドレスに書込
み記憶しリードポインタが示すアドレスから記憶してい
るデータ及びこのデータと対応するアドレスデータを読
出すバッファメモリと、ライトパルスに従って値が順次
更新される前記ライトポインタを発生するライトカウン
タと、出力制御信号に従って前記ライトポインタと同一
の更新順で値が順次更新される前記リードポインタを発
生するリードカウンタと、前記リードポインタのうちの
第１のリードポインタによって前記バッファメモリから
読出される第１のアドレスデータの所定のビットとこの
第１のリードポインタに続く第２のリードポインタによ
って前記バッファメモリから読出される第２のアドレス
データの所定のビットとが一同しているときクロック信
号に同期してこれら第１及び第２のリードポインタによ
る前記バッファメモリからの第１及び第２のアドレスデ
ータ並びにこれらアドレスデータと対応するデータを連
続して読出す連続読出し手段とを有している。According to the write buffer circuit of the present invention, input data and input address data corresponding to the input data are written and stored in an address indicated by a write pointer and stored from an address indicated by a read pointer. And a buffer memory for reading address data corresponding to this data, a write counter for generating the write pointer whose value is sequentially updated according to a write pulse, and a value sequentially for the same update order as the write pointer according to an output control signal. A read counter that generates the updated read pointer, a predetermined bit of the first address data read from the buffer memory by the first read pointer of the read pointers, and the first read pointer. The buffer by the second read pointer When the predetermined bits of the second address data read from the memory are the same, the first and second address data from the buffer memory by the first and second read pointers are synchronized with the clock signal. Further, it has a continuous read means for continuously reading data corresponding to these address data.

【００１１】[0011]

【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.

【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【００１３】この実施例が図８に示された従来のライト
バッファ回路と相違する点は、ライトパルスＷＲに同期
して入力アドレスデータ（ＡＵＩ、ＡＵＬ）の上位アド
レスデータ（ＡＵＩ）を取込み保持するラッチ回路４
と、このラッチ回路４に保持されている内容（ＡＵＬ）
と入力上位アドレスデータＡＵＩとを比較し一致，不一
致を示す比較結果データとしてのタグデータＴＧを出力
する比較器５と、バッファメモリ１を各アドレスとそれ
ぞれ対応する複数のタグアドレスをもちライトタグポイ
ンタＷＴＰが示すタグアドレスにタグデータＴＧを書込
み記憶し、リードポインタＲＰが示すタグアドレスから
記憶しているタグデータを読出すタグメモリ６と、ライ
トカウンタ２に設けられ、ライトポインタＷＰの値に対
し１つ前の値をもつライトタグポインタＷＴＰを発生す
るライトタグポインタ発生部と、リードカウンタ３に設
けられ、出力イネーブル信号ＯＥに同期してリードポイ
ンタＲＰが出力された後、タグメモリ６から読出された
タグデータが一致を示すときクロック信号ＣＫに同期し
て前述のリードポインタＲＰの次の値のリードポインタ
を発生する連続リードポインタ発生部とを含む連続読出
し手段を備えた点にある。This embodiment differs from the conventional write buffer circuit shown in FIG. 8 in that the upper address data (AUI) of the input address data (AUI, AUL) is fetched and held in synchronization with the write pulse WR. Latch circuit 4
And the contents held in the latch circuit 4 (AUL)
And the input upper address data AUI are compared, and a comparator 5 for outputting tag data TG as comparison result data indicating coincidence and non-coincidence, and a buffer memory 1 having a plurality of tag addresses respectively corresponding to respective addresses and a write tag pointer A tag memory 6 for writing and storing the tag data TG at the tag address indicated by WTP and reading the stored tag data from the tag address indicated by the read pointer RP and the write counter 2 are provided for the value of the write pointer WP. The write tag pointer generator that generates the write tag pointer WTP having the previous value and the read counter 3 are provided and read from the tag memory 6 after the read pointer RP is output in synchronization with the output enable signal OE. When the generated tag data indicates a match, the above-mentioned read port is synchronized with the clock signal CK. Lies in having a continuous reading means including a continuous read pointer generator for generating a read pointer of the next value of pointer RP.

【００１４】図２（Ａ），（Ｂ）にライトカウンタ２及
びリードカウンタ３の具体的な回路例を示す。ライトカ
ウンタ２のＦＦ３，ＦＦ４がライトタグポインタ部を構
成し、リードポインタ３の論理ゲートＧ１，Ｇ２が連続
リードポインタ発生部を構成している。2A and 2B show concrete circuit examples of the write counter 2 and the read counter 3. The FF3 and FF4 of the write counter 2 form a write tag pointer section, and the logic gates G1 and G2 of the read pointer 3 form a continuous read pointer generation section.

【００１５】次にこの実施例の動作について説明する。
図３及び図４はそれぞれこの実施例のライト動作及びリ
ード動作を説明するための各部信号のタイミング図であ
る。Next, the operation of this embodiment will be described.
FIG. 3 and FIG. 4 are timing charts of signals of respective parts for explaining the write operation and the read operation of this embodiment, respectively.

【００１６】まずライト動作について説明する。通常Ｃ
ＰＵ１００が発生するライトパルスＷＲが入力される
と、その立ち上がりで入力上位アドレスデータＡＵＩの
値「Ａ」がラッチされ、ラッチ上位アドレスデータＡＵ
Ｉの値「Ａ」に変化する。フェーズ１では入力上位アド
レスデータＡＵＩの値「Ａ」が前のフェーズと同じであ
る。比較器５は入力上位アドレスデータＡＵＩの値
「Ａ」とラッチ上位アドレスＡＵＬの値「Ａ」とを比較
してタグデータＴＧの値を“１”にする。バッファメモ
リ１には入力上位アドレスＡＵＩの値「Ａ」と、これと
同じタイミングの入力下位アドレスＡＬＩ及び入力デー
タＤＴＩの値がライトポインタＷＰが示すアドレス
「ｎ」に書き込まれる。また、タグメモリ６にはタグデ
ータＴＧの値“１”がライトタグポインタＷＴＰが示す
アドレス「ｎ−１」に書き込まれる。フェーズ２では入
力上位アドレスデータＡＵＩの値「Ｂ」とラッチ上位ア
ドレスデータＡＵＬの値「Ａ」とが異なるためタグメモ
リ６にはタグデータＴＧの値“０”が書き込まれる。First, the write operation will be described. Normal C
When the write pulse WR generated by the PU 100 is input, the value “A” of the input upper address data AUI is latched at the rising edge of the write pulse WR, and the latch upper address data AU is latched.
The value of I changes to "A". In the phase 1, the value "A" of the input upper address data AUI is the same as in the previous phase. The comparator 5 compares the value "A" of the input upper address data AUI with the value "A" of the latch upper address AUL and sets the value of the tag data TG to "1". The value “A” of the input upper address AUI and the values of the input lower address ALI and the input data DTI at the same timing are written in the buffer memory 1 at the address “n” indicated by the write pointer WP. Further, the value "1" of the tag data TG is written in the tag memory 6 at the address "n-1" indicated by the write tag pointer WTP. In phase 2, the value “B” of the input upper address data AUI and the value “A” of the latch upper address data AUL are different, so the value “0” of the tag data TG is written in the tag memory 6.

【００１７】次にリード動作について説明する。フェー
ズ１で、出力イネーブル信号ＯＥが立ち下りで「ｎ−
１」の値のリードポインタＲＰが出力されて、値「Ａ」
の出力上位アドレスＡＵＯがバッファメモリ１から読み
出される。この際、タグメモリ６からはタグデータＴＧ
の値“１”が読み出され、ブロックイネーブル信号ＢＥ
としてリードカウンタ３に入力される。この値が“１”
であるので次に読み出される上位アドレスデータの値は
「Ａ」と同じであるということがわかる。フェーズ２で
は、ブロックイネーブル信号ＢＥの値が“１”であるの
で、クロック信号ＣＫに同期してリードパルスＲＤが立
ち下りリードポインタＲＰの値に“１”が加算され、こ
のアドレスから出力上位アドレスデータＡＵＯが連続し
て出力される。Next, the read operation will be described. In phase 1, when the output enable signal OE falls, "n-
The read pointer RP of the value "1" is output, and the value "A" is output.
Output upper address AUO of is read from the buffer memory 1. At this time, the tag data TG is read from the tag memory 6.
Value "1" is read out and the block enable signal BE
Is input to the read counter 3. This value is "1"
Therefore, it is understood that the value of the upper address data read next is the same as that of "A". In the phase 2, since the value of the block enable signal BE is “1”, the read pulse RD falls in synchronization with the clock signal CK and “1” is added to the value of the read pointer RP, and from this address, the output upper address Data AUO is continuously output.

【００１８】この実施例では、時間的に直後にライトさ
れる入力上位アドレスデータとライトされた最も新しい
上位アドレスデータとを比較し、その結果をこのライト
されたデータにタグデータとして付加することで、デー
タを読み出す際に次に読み出されるテータの上位アドレ
スデータが現在読み出しているデータの上位アドレスと
同じことが認識でき、同じ上位アドレスを持つデータが
ライトバッファ回路内に隣合って保持されている場合、
１つの出力イネーブル信号ＯＥで連続してメインメモリ
に書き込み行うことが可能となる。In this embodiment, the input higher-order address data written immediately after in time is compared with the newest higher-order address data written, and the result is added to this written data as tag data. , When reading data, it can be recognized that the upper address data of the data to be read next is the same as the upper address of the data currently being read, and the data having the same upper address is held next to each other in the write buffer circuit. If
It is possible to continuously write to the main memory with one output enable signal OE.

【００１９】図５は本発明の第２の実施例を示すブロッ
ク図である。FIG. 5 is a block diagram showing a second embodiment of the present invention.

【００２０】この実施例は、連続読出し手段を、リード
パルスＲＤに従ってバッファメモリ１から読出されたデ
ータＤＴＯ及びこのデータと対応するアドレスデータ
（ＡＵＯ，ＡＬＯ）を取込み保持するラッチ回路７と、
このラッチ回路７に保持されているラッチ上位アドレス
データＡＵＬバッファメモリ１から読出されたアドレス
データＡＵＯとを比較し一致，不一致を示す比較結果デ
ータのブロックイネーブル信号ＢＥａを出力する比較器
５と、リードカウンタ３に設けられ出力イネーブル信号
ＯＥに同期して第１のリードポインタＲＰが出力された
後、ブロックイネーブル信号ＢＥａが一致を示すときク
ロック信号ＣＫに同期してリードパルスＲＤを発生する
と共に第１のリードポインタの次の値の第２のリードポ
インタＲＰを発生する連続リードポインタ・リードパル
ス発生部とを備えた構成としたものである。In this embodiment, the continuous reading means has a latch circuit 7 for receiving and holding the data DTO read from the buffer memory 1 according to the read pulse RD and the address data (AUO, ALO) corresponding to this data.
The latch upper address data held in the latch circuit 7 is compared with the address data AUO read from the AUL buffer memory 1, and a comparator 5 for outputting a block enable signal BEa of comparison result data indicating a match or a mismatch, and a read The first read pointer RP is provided in the counter 3 in synchronization with the output enable signal OE, and then the read pulse RD is generated in synchronization with the clock signal CK when the block enable signal BEa indicates coincidence. And a continuous read pointer / read pulse generating section for generating a second read pointer RP having a value next to that of the read pointer.

【００２１】次にこの実施例の動作について説明する。
図６はこの実施例の動作を説明するための各部信号のタ
イミング図である。Next, the operation of this embodiment will be described.
FIG. 6 is a timing chart of signals of respective parts for explaining the operation of this embodiment.

【００２２】ライト動作は図８に示された従来例と同様
であるのでその説明は省略する。Since the write operation is similar to that of the conventional example shown in FIG. 8, the description thereof will be omitted.

【００２３】次にリード動作について説明する。フェー
ズ１で出力イネーブル信号ＯＥが立ち下がるとリードパ
ルスＲＤが立ち下がり、ラッチ上位アドレスデータＡＵ
Ｌの値が「Ａ」に変化し、リードポインタＲＰの値に
“１”が加算されて出力され、その出力上位アドレスデ
ータＡＵＯの値「Ａ」が読み出される。比較器５は出力
上位アドレスデータＡＵＯとラッチ上位アドレスデータ
ＡＵＬの値と比較してブロックイネーブル信号ＢＥａを
出力する。フェーズ２では比較結果が一致しているため
ブロックイネーブル信号ＢＥａの値が“１”となり、ク
ロック信号ＣＫに同期してリードパルスＲＤの値が変化
し、立ち下がるタイミングで出力上位アドレスデータＡ
ＵＯ，ラッチ上位アドレスデータＡＵＬが変化する。フ
ェーズ３では比較結果が不一致であるのでリードパルス
ＲＤは変化しない。Next, the read operation will be described. When the output enable signal OE falls in phase 1, the read pulse RD falls and the latch upper address data AU
The value of L changes to “A”, “1” is added to the value of the read pointer RP, and the value is output, and the value “A” of the output higher-order address data AUO is read. The comparator 5 compares the value of the output upper address data AUO with the value of the latch upper address data AUL and outputs the block enable signal BEa. In the phase 2, since the comparison results match, the value of the block enable signal BEa becomes “1”, the value of the read pulse RD changes in synchronization with the clock signal CK, and the output upper address data A is output at the falling timing.
UO and latch upper address data AUL change. In phase 3, the read pulse RD does not change because the comparison results do not match.

【００２４】この実施例では上位アドレスの比較を、最
終段にラッチ回路７を設けて出力する直前で行ってい
る。従って第１の実施例と比較してタグメモリが不要に
なるという利点がある。In this embodiment, the comparison of the high-order address is performed immediately before the latch circuit 7 is provided in the final stage to output. Therefore, there is an advantage that the tag memory is unnecessary as compared with the first embodiment.

【００２５】[0025]

【発明の効果】以上説明したように本発明は、隣接する
アドレスデータの特定のビットが同一であることを検出
しクロック信号に同期してリードポインタの値を更新す
る連続読出し手段を設けた構成とすることにより、１つ
の出力イネーブル信号で複数のデータを連続して出力す
ることができるので、メインメモリのデータライト時間
を短縮してメモリバスの占有時間を短縮することがで
き、従ってマイクロプロセッサシステムのデータ処理性
能を向上させることができる効果がある。As described above, the present invention is provided with the continuous read means for detecting that the specific bits of the adjacent address data are the same and updating the value of the read pointer in synchronization with the clock signal. By this, since a plurality of data can be continuously output by one output enable signal, it is possible to shorten the data write time of the main memory and the occupancy time of the memory bus. There is an effect that the data processing performance of the system can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】図１に示された実施例のライトカウンタ及びリ
ードカウンタの具体例を示す回路図である。FIG. 2 is a circuit diagram showing a specific example of a write counter and a read counter of the embodiment shown in FIG.

【図３】図１に示された実施例のライト動作を説明する
ための各部信号のタイミング図である。FIG. 3 is a timing chart of signals of respective parts for explaining the write operation of the embodiment shown in FIG.

【図４】図１に示された実施例のリード動作を説明する
ための各部信号のタイミング図である。FIG. 4 is a timing chart of signals of respective parts for explaining the read operation of the embodiment shown in FIG.

【図５】本発明の第２の実施例を示すブロック図であ
る。FIG. 5 is a block diagram showing a second embodiment of the present invention.

【図６】図５に示された実施例のリード動作を説明する
ための各部信号のタイミング図である。FIG. 6 is a timing chart of signals of respective parts for explaining the read operation of the embodiment shown in FIG.

【図７】従来のライトバッファ回路が適用されたマイク
ロプロセッサシステムのブロック図である。FIG. 7 is a block diagram of a microprocessor system to which a conventional write buffer circuit is applied.

【図８】図７に示されたマイクロプロセッサシステムの
適用されるライトバッファ回路のブロック図である。8 is a block diagram of a write buffer circuit to which the microprocessor system shown in FIG. 7 is applied.

【符号の説明】[Explanation of symbols]

１ バッファメモリ ２，２ａ ライトカウンタ ３，３ａ リードカウンタ ４ ラッチ回路 ５ 比較器 ６ タグメモリ ７ ラッチ回路 １００ ＣＰＵ ２００ ライトバッファ回路 ３００ リードバッファ回路 ４００ メインメモリ ５００ メインメモリ制御部 ６００ マルチプレクサ ７００ キャッシュメモリ Ｇ１，Ｇ２ 論理ゲート ＦＦ１〜ＦＦ６ フリップフロップ 1 buffer memory 2, 2a write counter 3, 3a read counter 4 latch circuit 5 comparator 6 tag memory 7 latch circuit 100 CPU 200 write buffer circuit 300 read buffer circuit 400 main memory 500 main memory controller 600 multiplexer 700 cache memory G1, G2 logic gates FF1 to FF6 flip-flops

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 入力データ及びこの入力データと対応す
る入力アドレスデータをライトポインタが示すアドレス
に書込み記憶しリードポインタが示すアドレスから記憶
しているデータ及びこのデータと対応するアドレスデー
タを読出すバッファメモリと、ライトパルスに従って値
が順次更新される前記ライトポインタを発生するライト
カウンタと、出力制御信号に従って前記ライトポインタ
と同一の更新順で値が順次更新される前記リードポイン
タを発生するリードカウンタと、前記リードポインタの
うちの第１のリードポインタによって前記バッファメモ
リから読出される第１のアドレスデータの所定のビット
とこの第１のリードポインタに続く第２のリードポイン
タによって前記バッファメモリから読出される第２のア
ドレスデータの所定のビットとが一致しているときクロ
ック信号に同期してこれら第１及び第２のリードポイン
タによる前記バッファメモリからの第１及び第２のアド
レスデータ並びにこれらアドレスデータと対応するデー
タを連続して読出す連続読出し手段とを有することを特
徴とするライトバッファ回路。1. A buffer for writing and storing input data and input address data corresponding to this input data at an address indicated by a write pointer, and reading stored data from the address indicated by a read pointer and address data corresponding to this data. A memory, a write counter that generates the write pointer whose value is sequentially updated according to a write pulse, and a read counter that generates the read pointer whose value is sequentially updated in the same update order as the write pointer according to an output control signal. , A predetermined bit of the first address data read from the buffer memory by a first read pointer of the read pointers and a second read pointer following the first read pointer to read from the buffer memory. Predetermined second address data , The first and second address data from the buffer memory by the first and second read pointers and the data corresponding to these address data are consecutively synchronized with the clock signal. A write buffer circuit having a continuous read means for reading. 【請求項２】 連続読出し手段が、ライトパルスに同期
して入力アドレスデータの所定のビットを取込み保持す
るラッチ回路と、このラッチ回路に保持されている内容
と前記入力アドレスデータの所定のビットとを比較し一
致，不一致を示す比較結果データを出力する比較器と、
バッファメモリの各アドレスとそれぞれ対応する複数の
タグアドレスをもちライトタグポインタが示す前記タグ
アドレスに前記比較結果データを書込み記憶し、リード
ポインタが示す前記タグアドレスから記憶している比較
結果データを読出すタグメモリと、ライトカウンタに設
けられライトポインタの値に対し１つ前の値をもつ前記
ライトタグポインタを発生するライトタグポインタ発生
部と、リードカウンタに設けられ出力制御信号に同期し
て前記リードポインタが出力された後、前記タグメモリ
から読出された比較結果データが一致を示すときクロッ
ク信号に同期して前記リードポインタの次の値のリード
ポインタを発生する連続リードポインタ発生部とを備え
て構成された請求項１記載のライトバッファ回路。2. A latch circuit in which the continuous read means fetches and holds a predetermined bit of input address data in synchronization with a write pulse, a content held in the latch circuit and a predetermined bit of the input address data. And a comparator that outputs comparison result data indicating match or mismatch,
The comparison result data is written and stored in the tag address indicated by the write tag pointer having a plurality of tag addresses respectively corresponding to the respective addresses of the buffer memory, and the stored comparison result data is read from the tag address indicated by the read pointer. A tag memory for outputting, a write tag pointer generator provided in the write counter for generating the write tag pointer having a value one before the value of the write pointer, and a read counter provided in synchronization with the output control signal. A continuous read pointer generator for generating a read pointer of the next value of the read pointer in synchronization with a clock signal when the comparison result data read from the tag memory indicates a match after the read pointer is output. The write buffer circuit according to claim 1, configured as follows. 【請求項３】 連続読出し手段が、リードパルスに従っ
てバッファメモリから読出されたデータ及びこのデータ
と対応するアドレスデータを取込み保持するラッチ回路
と、このラッチ回路に保持されているアドレスデータの
所定のビットと前記バッファメモリから読出されたアド
レスデータの所定のビットとを比較し一致，不一致を示
す比較結果データを出力する比較器と、リードカウンタ
に設けられ出力制御信号に同期して第１のリードポイン
タが出力された後、前記比較結果データが一致を示すと
きクロック信号に同期して前記リードパルスを発生する
と共に前記第１のリードポインタの次の値の第２のリー
ドポインタを発生する連続リードポインタ・リードパル
ス発生部とを備えて構成された請求項１記載のライトバ
ッファ回路。3. A latch circuit for fetching and holding data read from a buffer memory according to a read pulse and address data corresponding to the data, and a predetermined bit of the address data held in the latch circuit. And a predetermined bit of the address data read from the buffer memory, and outputs a comparison result data indicating a match or a mismatch, and a first read pointer provided in the read counter in synchronization with the output control signal. Is output, the continuous read pointer that generates the read pulse in synchronization with the clock signal when the comparison result data indicates coincidence and generates the second read pointer having the value next to the first read pointer. The write buffer circuit according to claim 1, comprising a read pulse generator.