JPH05333060A - Offset remover - Google Patents
Offset removerInfo
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- JPH05333060A JPH05333060A JP4140184A JP14018492A JPH05333060A JP H05333060 A JPH05333060 A JP H05333060A JP 4140184 A JP4140184 A JP 4140184A JP 14018492 A JP14018492 A JP 14018492A JP H05333060 A JPH05333060 A JP H05333060A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば電子式電力量
計のデジタル出力信号中に含まれるオフセット成分を除
去するオフセット除去装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an offset removing device for removing an offset component contained in a digital output signal of an electronic watt hour meter, for example.
【０００２】[0002]
【従来の技術】図４は従来のオフセット除去装置の構成
を示すブロック図である。図において、１は加算器であ
り、図示しないＡ／Ｄ変換器によってデジタル変換され
た電子式電力量計のデジタル出力信号（以下、単にデジ
タル信号と記載する）を１周期に渡って一定時間毎にサ
ンプリングし、１周期途中のサンプリング値（サンプリ
ング時間毎のデジタル信号値）の加算結果を第１メモリ
２に記憶すると共に、記憶された１周期途中の加算結果
と現在取り込んだサンプリング値を積算する。３はタイ
マであり、前記１周期を示す時間を計るとを共に１周期
毎に加算器１および第１メモリ２の動作をセット、リセ
ットする。この１周期計測は予め設定されたサンプリン
グ回数の計数によるものでも良い。2. Description of the Related Art FIG. 4 is a block diagram showing the structure of a conventional offset removing apparatus. In the figure, reference numeral 1 denotes an adder, which outputs a digital output signal (hereinafter, simply referred to as a digital signal) of an electronic watt-hour meter which is digitally converted by an A / D converter (not shown) at regular intervals over one cycle. The sampling result (digital signal value for each sampling time) in the middle of one cycle is stored in the first memory 2, and the stored addition result in the middle of one cycle and the sampling value currently fetched are integrated. .. Reference numeral 3 is a timer, which sets and resets the operation of the adder 1 and the first memory 2 for each cycle together with the time for indicating the one cycle. This one cycle measurement may be performed by counting the number of sampling times set in advance.
【０００３】４は除算器であり、加算器１で積算された
積算値をサンプリングした回数で割り算し、その結果を
デジタル信号の平均的なオフセット値として出力する。
５は出力されたオフセット値を記憶する第２メモリであ
る。尚、ここで説明するデジタル信号は通常０レベルを
基準として正方向、負方向にそれぞれ等しいレベルを有
して周期的に変化する。従ってデジタル信号にオフセッ
ト成分が含まれていなければ、１周期分の全デジタル信
号を積算すると積算値は零になることは明らかである。Reference numeral 4 is a divider, which divides the integrated value integrated by the adder 1 by the number of times of sampling, and outputs the result as an average offset value of the digital signal.
Reference numeral 5 is a second memory for storing the output offset value. It should be noted that the digital signal described here normally has the same level in the positive direction and the negative direction with reference to the 0 level and changes periodically. Therefore, if the digital signal does not include the offset component, it is obvious that the integrated value becomes zero when all digital signals for one period are integrated.
【０００４】次に、従来のオフセット除去装置の動作を
図５のフローチャートに従って説明する。例えば、正常
時は０レベルを基準に信号レベルが正方向、負方向にそ
れぞれ等しく周期的に変化する電力量信号を図示しない
Ａ／Ｄ変換器によってデジタル信号に変換する。この変
換されたデジタル信号は加算器２において一定時間毎に
サンプリングされ、その時サンプリングした各信号の値
を順次加算し、その途中加算結果を一時第１メモリ２に
記憶する（ステップＳ１）。Next, the operation of the conventional offset removing apparatus will be described with reference to the flowchart of FIG. For example, in a normal state, a power level signal whose signal level changes periodically equally in the positive direction and the negative direction based on the 0 level is converted into a digital signal by an A / D converter (not shown). The converted digital signal is sampled at a constant time by the adder 2, the values of the signals sampled at that time are sequentially added, and the intermediate addition result is temporarily stored in the first memory 2 (step S1).
【０００５】このように各サンプリング値を加算して行
く過程で、タイマ３より１周期終了を知らせる信号が加
算器１と第１メモリ２に入力されると、加算器１は今の
加算値と第１メモリ２に記憶された途中加算結果とを積
算して１周期分のデジタル信号の積算値を算出する（ス
テップＳ２）。積算値算出後、第１メモリ２は記憶デー
タを消しリセット状態とする。In the process of adding the respective sampling values in this way, when the signal notifying the end of one cycle is input from the timer 3 to the adder 1 and the first memory 2, the adder 1 will obtain the current addition value. The halfway addition result stored in the first memory 2 is integrated to calculate the integrated value of the digital signal for one cycle (step S2). After the integrated value is calculated, the first memory 2 erases the stored data and puts it in a reset state.
【０００６】加算器１より出力された積算値は除算器４
に入力され、そこで１周期中のサンプリング回数で割算
され、その結果を測定されたデジタル信号中のオフセッ
ト値とする（ステップＳ３）。ここでオフセット値に関
して詳細に説明するならば、前述したように信号が０レ
ベルを基準に同レベルで正方向、負方向に周期的に変化
した場合、１周期分の全信号レベルを積算すると、結果
は０になりオフセット成分は測定したデジタル信号に含
まれていないと判断する。The integrated value output from the adder 1 is divided by the divider 4
Is input to the digital signal, and is divided by the number of samplings in one cycle, and the result is used as an offset value in the measured digital signal (step S3). To explain the offset value in detail, if the signal cyclically changes in the positive direction and the negative direction at the same level with respect to the 0 level as described above, the total signal level for one cycle is integrated, The result is 0, and it is determined that the offset component is not included in the measured digital signal.
【０００７】しかしながら、信号にオフセット成分（Ｄ
Ｃ成分）が含まれ信号の基準レベルが１周期に渡って正
方向、或は負方向に不規則に変化すると、正方向、負方
向の各信号レベルは等しく無くなり積算値に幾らかの値
が算出される。従って、その積算値をサンプリング回数
で割り算すると平均的なオフセット値が算出される。However, the offset component (D
C component) and the reference level of the signal changes irregularly in the positive direction or the negative direction over one cycle, the signal levels in the positive direction and the negative direction are not equal and some values are added to the integrated value. Is calculated. Therefore, an average offset value is calculated by dividing the integrated value by the number of samplings.
【０００８】以上の様に算出されたオフセット値は第２
メモリ５に記憶され（ステップＳ４）、次の信号積算周
期からはオフセット値をデジタル信号値から減算して真
のデジタル信号測定値を得る（ステップＳ５）。The offset value calculated as described above is the second
It is stored in the memory 5 (step S4), and the offset value is subtracted from the digital signal value from the next signal integration period to obtain the true digital signal measurement value (step S5).
【０００９】[0009]
【発明が解決しようとする課題】従来のオフセット除去
装置は以上のように構成され、取り込んだデジタル信号
より前回のオフセット値のみを減算しデジタル信号中の
オフセト成分を除去している。このため例えば次ぎの周
期の取り込まれるデジタル信号に、その値が急激に変化
するオフセット成分が混入した場合、このオフセット成
分は取り込んだデジタル信号値より前回のオフセット値
を減算だけでは除去できず、図６に示すように真のオフ
セット値と今回オフセット値の加算結果であるオフセッ
ト処理後の誤差を短時間に減少できず、従って短時間に
デジタル信号測定値の誤差を零に収束することは困難で
あるという問題点があった。The conventional offset removing apparatus is configured as described above, and removes the offset component in the digital signal by subtracting only the previous offset value from the captured digital signal. For this reason, for example, if an offset component whose value changes abruptly is mixed in the digital signal to be captured in the next cycle, this offset component cannot be removed only by subtracting the previous offset value from the captured digital signal value. As shown in FIG. 6, the error after the offset processing, which is the addition result of the true offset value and the present offset value, cannot be reduced in a short time, and therefore it is difficult to converge the error of the digital signal measurement value to zero in a short time. There was a problem.
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、デジタル信号測定値の誤差を零
に短時間に収束することができるオフセット除去装置を
得ることを目的とする。The present invention has been made in order to solve the above problems, and an object thereof is to obtain an offset removing apparatus which can converge an error of a digital signal measurement value to zero in a short time.
【００１１】[0011]
【課題を解決するための手段】この発明に係るオフセッ
ト除去装置は、信号を一定の周期に渡って一定サンプリ
ング時間毎にサンプリングし、各サンプリング値を積算
する加算器と、この加算器によって積算された積算値
を、前記サンプリングした回数で割り算しこの割算結果
を前記デジタル信号中のオフセット値として出力する除
算器と、この除算器より出力されたオフセット値と後述
するメモリに記憶された前回のオフセット値との平均値
を算出する平均値算出部と、この算出された平均値を前
回のオフセット値として更新記憶するメモリとを備えた
ものである。An offset removing apparatus according to the present invention samples a signal at a constant sampling time over a constant period and adds each sampling value, and an adder for adding the sampled values. The integrated value obtained by dividing the integrated value by the number of times of sampling, and outputting the division result as the offset value in the digital signal, the offset value output from the divider and the previous value stored in the memory described later. An average value calculation unit that calculates an average value with the offset value and a memory that updates and stores the calculated average value as the previous offset value are provided.
【００１２】[0012]
【作用】この発明におけるオフセット除去装置は、メモ
リに更新記憶されたオフセットの平均値を次回取り込ま
れるデジタル信号に混入されるであろうオフセト値の予
測値とし、この予測値をデジタル信号より減算すること
で、デジタル信号に急激に値が変化したオフセット成分
が混入しても、このオフセット成分は除去されデジタル
信号の測定値誤差を零に短時間で収束することができ
る。In the offset removing apparatus according to the present invention, the average value of the offsets updated and stored in the memory is used as the predicted value of the offset value that will be mixed in the digital signal to be captured next time, and this predicted value is subtracted from the digital signal. As a result, even if an offset component whose value changes abruptly is mixed in the digital signal, this offset component is removed and the measurement value error of the digital signal can be converged to zero in a short time.
【００１３】[0013]
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明によるオフセット除去装置の一実
施例の構成を示すブロック図である。図中、図４と同一
符号は、同一又は相当部分を示す。図において６は除算
器４で算出された今回のオフセット値とメモリ７に記憶
された前回のオフセット値とを積算する加算器、８は加
算器７よる積算結果を２で割る除算器である。この除算
器８よる割算結果はメモリ７に前回のオフセット値とし
て更新入力され、次ぎ積算周期よりオフセット値として
デジタル信号より減算される。尚、１Ａは加算器６と除
算器８より構成される平均値算出部である。Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of an offset removing device according to the present invention. In the figure, the same reference numerals as those in FIG. 4 indicate the same or corresponding portions. In the figure, 6 is an adder that integrates the current offset value calculated by the divider 4 and the previous offset value stored in the memory 7, and 8 is a divider that divides the integration result by the adder 7 by 2. The result of the division by the divider 8 is updated and input to the memory 7 as the previous offset value, and is subtracted from the digital signal as the offset value from the next integration period. In addition, 1A is an average value calculation unit including an adder 6 and a divider 8.
【００１４】次に、本実施例の動作を図２に示すフロー
チャートに従って説明する。例えば、正常時は０レベル
を基準に信号レベルが正方向、負方向にそれぞれ等しく
周期的に変化する電力量信号を図示しないＡ／Ｄ変換器
によってデジタル信号に変換する。この変換されたデジ
タル信号は加算器２において一定時間毎にサンプリング
され、その時サンプリングした各信号の値を順次加算
し、その途中加算結果を一時第１メモリ２に記憶する
（ステップＳ１）。Next, the operation of this embodiment will be described with reference to the flow chart shown in FIG. For example, in a normal state, a power level signal whose signal level changes periodically equally in the positive direction and the negative direction based on the 0 level is converted into a digital signal by an A / D converter (not shown). The converted digital signal is sampled at a constant time by the adder 2, the values of the signals sampled at that time are sequentially added, and the intermediate addition result is temporarily stored in the first memory 2 (step S1).
【００１５】このように各サンプリング値を加算して行
く過程で、タイマ３より１周期を知らせる信号が加算器
１と第１メモリ２に入力されると、加算器１は今の加算
値と第１メモリ２に記憶された途中加算結果とを積算し
てデジタル信号の１周期分の積算値を算出する（ステッ
プＳ２）。積算値算出後、加算器１は加算結果をクリア
すると共に、第１メモリ２は記憶データを消しリセット
状態とする。In the process of adding each sampling value in this way, when a signal notifying one cycle is input from the timer 3 to the adder 1 and the first memory 2, the adder 1 and the present addition value The one-time addition result stored in one memory 2 is integrated to calculate an integrated value for one cycle of the digital signal (step S2). After the integrated value is calculated, the adder 1 clears the addition result, and the first memory 2 erases the stored data and puts it in a reset state.
【００１６】加算器１より出力された積算値は除算器４
に入力され、そこで積算値を１周期中のサンプリング回
数で割算をし、その結果を今回のオフセット値とする
（ステップＳ３）。この今回のオフセット値は加算器６
に取り込まれメモリ７に記憶されている前回のオフセッ
ト値と加算され（ステップＳ６）、この加算値は除算器
８において２で割られ１周期に渡る平均オフセット値が
算出される（ステップＳ７）。算出された平均オフセッ
ト値は前回のオフッセト値としてメモリ７に更新記憶さ
れると共に（ステップＳ８）、次の積算周期には入力さ
れたデジタル信号値より減算される（ステップＳ９）。The integrated value output from the adder 1 is the divider 4
Is input to the divided value, and the integrated value is divided by the number of samplings in one cycle, and the result is set as the current offset value (step S3). This offset value is the adder 6
Is added to the previous offset value stored in the memory 7 and stored in the memory 7 (step S6), and the added value is divided by 2 in the divider 8 to calculate an average offset value over one period (step S7). The calculated average offset value is updated and stored in the memory 7 as the previous offset value (step S8), and is subtracted from the input digital signal value in the next integration cycle (step S9).
【００１７】尚、ここで述べる前回オフセット値は過去
の値ではあるが、加算器６にフィードバックして今回オ
フセット値と加算し、その加算結果を除算器８において
２で割り算し平均値を得、この平均オフセット値をデジ
タル信号に含まれるであろうオフセットの予測値として
以下の関係式に代入することで、オフセット成分による
誤差値が含まれないデジタル信号の測定値が算出され
る。Although the previous offset value described here is a past value, it is fed back to the adder 6 and added with the current offset value, and the addition result is divided by 2 in the divider 8 to obtain an average value. By substituting this average offset value into the following relational expression as the predicted value of the offset that would be included in the digital signal, the measured value of the digital signal that does not include the error value due to the offset component is calculated.
【００１８】（真のオフセット値＋デジタル信号値）−
（平均オフセット値）＝測定値(True offset value + digital signal value) −
(Average offset value) = measured value
【００１９】従って、各積算周期毎に平均オフセット値
を算出し、この算出結果を既知であるデジタル信号測定
値（＝真のオフセット値＋デジタル信号値）より減算す
ることでオフセット値に起因する誤差を零に収束し真の
値のデジタル信号測定値を得ることができる。誤差の収
束の一例は図３に示すように＋１５Ｖという急激に大き
な値のオフセットが発生しても、このオフセット発生前
にかなり大きなオフセット値を予測しているため以降の
誤差収束は短時間に行われる。Therefore, the error caused by the offset value is calculated by calculating the average offset value for each integration period and subtracting the calculated result from the known digital signal measurement value (= true offset value + digital signal value). Can be converged to zero to obtain a true digital signal measurement. An example of error convergence is that even if a large offset value of + 15V is generated as shown in FIG. 3, a considerably large offset value is predicted before this offset occurs, so that the subsequent error convergence is performed in a short time. Be seen.
【００２０】[0020]
【発明の効果】以上のようにこの発明によれば、信号を
一定の周期に渡って一定サンプリング時間毎にサンプリ
ングし、各サンプリング値を積算する加算器と、この加
算器によって積算された積算値を、前記サンプリングし
た回数で割り算しこの割算結果を前記デジタル信号中の
オフセット値として出力する除算器と、この除算器より
出力されたオフセット値と後述するメモリに記憶された
前回のオフセット値との平均値を算出する平均値算出部
と、この算出された平均値を前回のオフセット値として
更新記憶するメモリとを備えるように構成したので、オ
フセット値の急激な変化に拘わらず真の信号入力値と信
号計測値間の誤差を短時間に零に収束し、計測精度を高
めることができるという効果がある。As described above, according to the present invention, an adder for sampling a signal at a constant sampling time over a constant period and integrating each sampling value, and an integrated value integrated by this adder , A divider that divides by the number of times of sampling and outputs the division result as an offset value in the digital signal, an offset value output from this divider and a previous offset value stored in a memory described later. Since it is configured to include an average value calculation unit that calculates the average value of the above, and a memory that updates and stores the calculated average value as the previous offset value, a true signal input regardless of a sudden change in the offset value. There is an effect that the error between the value and the signal measurement value is converged to zero in a short time, and the measurement accuracy can be improved.
【図１】この発明によるオフセット除去装置の一実施例
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of an offset removing apparatus according to the present invention.
【図２】本実施例のオフセット除去装置の動作を説明す
るフローチャート図である。FIG. 2 is a flowchart illustrating the operation of the offset removing device according to the present embodiment.
【図３】本実施例による誤差収束の一例を示す図であ
る。FIG. 3 is a diagram showing an example of error convergence according to the present embodiment.
【図４】従来のオフセット除去装置の構成を示すブロッ
ク図である。FIG. 4 is a block diagram showing a configuration of a conventional offset removing device.
【図５】従来のオフセット除去装置の動作を説明するフ
ローチャート図である。FIG. 5 is a flowchart illustrating the operation of a conventional offset removing device.
【図６】従来のオフセット除去装置による誤差拡大の一
例を示す図である。FIG. 6 is a diagram showing an example of error expansion by a conventional offset removing apparatus.
【符号の説明】 １，６ 加算器 １Ａ 平均値算出部 ４，８ 除算器 ７ メモリ[Explanation of Codes] 1,6 Adder 1A Average value calculator 4,8 Divider 7 Memory
Claims (1)
ング時間毎にサンプリングし、各サンプリング値を積算
する加算器と、この加算器によって積算された積算値
を、前記サンプリングした回数で割り算しこの割算結果
を前記デジタル信号中のオフセット値として出力する除
算器と、この除算器より出力されたオフセット値と後述
するメモリに記憶された前回のオフセット値との平均値
を算出する平均値算出部と、この算出された平均値を前
回のオフセット値として更新記憶するメモリとを備えた
ことを特徴とするオフセット除去装置。1. An adder for sampling a signal at a constant sampling time for a constant period and integrating each sampling value, and an integrated value integrated by the adder is divided by the number of times of sampling. A divider that outputs the division result as an offset value in the digital signal, and an average value calculator that calculates the average value of the offset value output from this divider and the previous offset value stored in the memory described later. An offset removing apparatus comprising: a memory for updating and storing the calculated average value as a previous offset value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140184A JPH05333060A (en) | 1992-06-01 | 1992-06-01 | Offset remover |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140184A JPH05333060A (en) | 1992-06-01 | 1992-06-01 | Offset remover |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333060A true JPH05333060A (en) | 1993-12-17 |
Family
ID=15262861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140184A Pending JPH05333060A (en) | 1992-06-01 | 1992-06-01 | Offset remover |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05333060A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010276386A (en) * | 2009-05-26 | 2010-12-09 | Panasonic Electric Works Co Ltd | Voltage detector, power supply, lighting device, and electric power measuring system |
-
1992
- 1992-06-01 JP JP4140184A patent/JPH05333060A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010276386A (en) * | 2009-05-26 | 2010-12-09 | Panasonic Electric Works Co Ltd | Voltage detector, power supply, lighting device, and electric power measuring system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |