JPH05326945A - Horizontal mos field effect transistor - Google Patents
Horizontal mos field effect transistorInfo
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- JPH05326945A JPH05326945A JP4128620A JP12862092A JPH05326945A JP H05326945 A JPH05326945 A JP H05326945A JP 4128620 A JP4128620 A JP 4128620A JP 12862092 A JP12862092 A JP 12862092A JP H05326945 A JPH05326945 A JP H05326945A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、高耐圧横型ＭＯＳ
（酸化金属半導体）構造をした電界効果トランジスタに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage lateral MOS.
The present invention relates to a field effect transistor having a (metal oxide semiconductor) structure.
【０００２】[0002]
【従来の技術】以下、従来の高耐圧横型ＭＯＳ電界効果
トランジスタ（以下ＬＭＯＳという）について説明す
る。図３（ａ）は従来のＬＭＯＳのマスクを示す平面
図、同図（ｂ）は同図（ａ）におけるＣ−Ｃ’間で切断
したセルの断面構造を示す図である。図３において、１
はシリコン基板、２は高濃度のドレイン領域、３は延長
ドレイン領域、４はシリコン基板１と同一の導電型領域
（以下ＰＴ領域という）、５はチャネル部、６はゲート
酸化膜、７はポリシリコン、８はソース領域、９はチャ
ネルストッパ、１０はシリコン基板１と同一導電型の高
濃度領域、１１はソース電極、１２はドレイン電極、１
３は層間絶縁膜、１５はソースパット、１６はドレイン
パットを示している。2. Description of the Related Art A conventional high voltage lateral MOS field effect transistor (hereinafter referred to as LMOS) will be described below. FIG. 3 (a) is a plan view showing a conventional LMOS mask, and FIG. 3 (b) is a view showing a cross-sectional structure of a cell cut along CC 'in FIG. 3 (a). In FIG. 3, 1
Is a silicon substrate, 2 is a high-concentration drain region, 3 is an extended drain region, 4 is the same conductivity type region as the silicon substrate 1 (hereinafter referred to as PT region), 5 is a channel portion, 6 is a gate oxide film, and 7 is a poly-oxide. Silicon, 8 is a source region, 9 is a channel stopper, 10 is a high concentration region of the same conductivity type as the silicon substrate 1, 11 is a source electrode, 12 is a drain electrode, 1
Reference numeral 3 is an interlayer insulating film, 15 is a source pad, and 16 is a drain pad.
【０００３】図３に示すように、シリコン基板１とは逆
導電型の高濃度のドレイン領域２が延長ドレイン領域３
内に形成され、さらに延長ドレイン領域３に包含された
シリコン基板１と同一の導電型領域４（以下ＰＴ領域と
いう）に回りを取り囲まれるように形成されている。チ
ャネル部５上にはゲ−ト酸化膜６およびゲ−ト電極とな
るポリシリコン７が形成されている。As shown in FIG. 3, a high-concentration drain region 2 having a conductivity type opposite to that of the silicon substrate 1 is an extended drain region 3.
It is formed so as to be surrounded by the same conductivity type region 4 (hereinafter referred to as a PT region) which is formed inside and is included in the extended drain region 3 and which is the same as the silicon substrate 1. A gate oxide film 6 and a polysilicon 7 to be a gate electrode are formed on the channel portion 5.
【０００４】チャネル部５の横には、延長ドレイン領域
３に相対して逆導電型のソ−ス領域８が形成されてお
り、また、ソ−ス領域８を取り囲むようにして高濃度の
シリコン基板１と同一導電型のチャネルストッパ９が形
成されている。さらに、チャネルの基板バイアス効果を
抑制し、また、誘導性負荷でのブレークダウン時におけ
るソース領域８、シリコン基板１、延長ドレイン領域３
で形成される寄生のバイポーラトランジスタの動作によ
るＬＭＯＳの破壊を抑制するために、ソ−ス領域８に隣
接して同一導電型の高濃度領域１０が形成され、ソ−ス
領域８と同様にソ−ス電極１１と直接電気的に接続され
ている。A source region 8 of opposite conductivity type is formed on the side of the channel portion 5 so as to face the extended drain region 3, and the source region 8 is surrounded by a high concentration silicon. A channel stopper 9 of the same conductivity type as the substrate 1 is formed. Further, the substrate bias effect of the channel is suppressed, and the source region 8, the silicon substrate 1, and the extended drain region 3 are provided at the time of breakdown by an inductive load.
In order to suppress the destruction of the LMOS due to the operation of the parasitic bipolar transistor formed in step 1, a high-concentration region 10 of the same conductivity type is formed adjacent to the source region 8, and like the source region 8, the high-concentration region 10 is formed. -Directly electrically connected to the cathode electrode 11.
【０００５】また、ＰＴ領域４は、図４に示すように、
延長ドレイン領域３との部分的な表面にＰＴ領域４とシ
リコン基板１を結ぶ同一導電型層１４（以下ＦＩ領域と
いう）が設けられている。Further, the PT area 4 is, as shown in FIG.
The same conductivity type layer 14 (hereinafter referred to as FI region) that connects the PT region 4 and the silicon substrate 1 is provided on a partial surface of the extended drain region 3.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、従来の
ＬＭＯＳでは、ＦＩ領域１４はソ−スパット１５近傍に
形成されており、ＰＴ領域４はソースパット１５からド
レインパット１６にかけて長い形状に形成されている。
また、図３（ａ）に示すように、ソ−ス領域８と高濃度
領域１０はその幅の比が一定になるように形成されてい
た。このため、ブレークダウンが生じた場合には、ＰＴ
領域４と延長ドレイン領域３が逆バイアスとなり、空乏
層はＰＴ領域４と延長ドレイン領域３に広がる際、ＰＴ
領域４の長さが長いため空乏層形成による電荷の移動に
時間差が生じ、ドレインパット１６近傍がブレークダウ
ンするのが一番遅くなる。However, in the conventional LMOS, the FI region 14 is formed in the vicinity of the source pad 15, and the PT region 4 is formed in a long shape from the source pad 15 to the drain pad 16. ..
Further, as shown in FIG. 3A, the source region 8 and the high-concentration region 10 are formed so that the width ratio thereof is constant. Therefore, if a breakdown occurs, PT
When the region 4 and the extended drain region 3 are reverse biased and the depletion layer spreads to the PT region 4 and the extended drain region 3, the PT
Since the length of the region 4 is long, there is a time difference in the movement of charges due to the formation of the depletion layer, and the breakdown in the vicinity of the drain pad 16 becomes the latest.
【０００７】このため、電力負荷がモータやソレノイド
等の誘導性負荷の場合には、ブレークダウン時のブレー
クダウン電流が、電荷の抜けの一番遅いドレインパット
１６近傍に集中してＬＭＯＳを破壊していた。このよう
に、従来のＬＭＯＳでは逆方向安全動作領域（以下Ｒ−
ＡＳＯという）が狭いという問題点があった。したがっ
て、この発明の目的は、逆方向安全動作領域の向上を図
ることができる高耐圧の横型ＭＯＳ電界効果トランジス
タを提供することである。Therefore, when the power load is an inductive load such as a motor or a solenoid, the breakdown current at the time of breakdown concentrates in the vicinity of the drain pad 16 where the electric charge is the slowest to be discharged, and destroys the LMOS. Was there. As described above, in the conventional LMOS, the backward safe operation area (hereinafter, R-
There was a problem that ASO) was narrow. Therefore, an object of the present invention is to provide a high withstand voltage lateral MOS field effect transistor capable of improving the backward safe operation area.
【０００８】[0008]
【課題を解決するための手段】この発明の横型ＭＯＳ電
界効果トランジスタは、高濃度ドレイン領域に接続され
るドレイン電極のドレインパット近傍における他導電型
ソース領域の幅を、これに隣接して形成されるシリコン
基板と同一導電型の高濃度領域の幅よりも小さく形成し
ている。According to the lateral MOS field effect transistor of the present invention, the width of the other conductivity type source region near the drain pad of the drain electrode connected to the high concentration drain region is formed adjacent to this. The width is smaller than the width of the high-concentration region of the same conductivity type as that of the silicon substrate.
【０００９】[0009]
【作用】この発明の構成によれば、ドレインパット近傍
のソ−ス領域の幅が、これに隣接して形成されるシリコ
ン基板と同一導電型の高濃度領域の幅よりも小さく形成
されているので、ブレークダウン電流が生じてドレイン
パット近傍に集中しても、高濃度領域がブレークダウン
電流のバイパスとして機能し、ブレークダウン電流はシ
リコン基板と同一導電型の高濃度領域を流れ、ソース領
域、シリコン基板、延長ドレイン領域で形成される寄生
のバイポーラトランジスタの動作が抑制される。According to the structure of the present invention, the width of the source region near the drain pad is formed smaller than the width of the high concentration region of the same conductivity type as the silicon substrate formed adjacent thereto. Therefore, even if a breakdown current occurs and concentrates in the vicinity of the drain pad, the high-concentration region functions as a bypass of the breakdown current, and the breakdown current flows through the high-concentration region of the same conductivity type as the silicon substrate, the source region, The operation of the parasitic bipolar transistor formed in the silicon substrate and the extended drain region is suppressed.
【００１０】[0010]
【実施例】以下図面を参照しながら、この発明の実施例
であるＬＭＯＳについて説明する。図１（ａ）はこの発
明の実施例であるＬＭＯＳのマスクを示す平面図であ
り、同図（ｂ）は同図（ａ）におけるＡ−Ａ’間で切断
したセルの断面構造を示す図、図２は同じく図１（ａ）
におけるＢ−Ｂ’間で切断したセルの断面構造を示す図
である。図１および図２において従来例を示す図３と同
一符号を付したものは同じものを示すため、説明を省略
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An LMOS which is an embodiment of the present invention will be described below with reference to the drawings. FIG. 1A is a plan view showing a mask of an LMOS according to an embodiment of the present invention, and FIG. 1B is a view showing a sectional structure of a cell cut along AA ′ in FIG. 2 is the same as FIG. 1 (a).
It is a figure which shows the cross-section of the cell cut | disconnected between BB 'in FIG. In FIGS. 1 and 2, the same reference numerals as those of FIG. 3 showing the conventional example indicate the same parts, and therefore the description thereof will be omitted.
【００１１】この発明の実施例であるＬＭＯＳは、図１
（ａ）に示すように、ＦＩ領域１４から離れたドレイン
パット１６近傍におけるソ−ス領域８と高濃度領域１０
の幅の比が、ソースパット１５近傍における両者の幅の
比と異なっており、ソース領域８の幅ｈが高濃度領域１
０の幅Ｈよりも小さく形成されている。このように、ド
レインパット１６近傍のソ−ス領域の幅ｈが、これに隣
接して形成されるシリコン基板と同一導電型の高濃度領
域１０の幅Ｈよりも小さく形成されているので、ブレー
クダウン電流が生じてドレインパット１６近傍に集中し
ても、高濃度領域１０がブレークダウン電流のバイパス
として機能し、ブレークダウン電流はシリコン基板と同
一導電型の高濃度領域１０を流れ、ソース領域８、シリ
コン基板１、延長ドレイン領域３で形成される寄生のバ
イポーラトランジスタの動作を抑制する。このため、ブ
レークダウン電流によるＬＭＯＳの破壊を防止すること
ができる。The LMOS according to the embodiment of the present invention is shown in FIG.
As shown in (a), the source region 8 and the high concentration region 10 in the vicinity of the drain pad 16 separated from the FI region 14.
The width ratio of the source region 8 is different from the width ratio of the two in the vicinity of the source pad 15, and the width h of the source region 8 is high.
It is formed smaller than the width H of 0. In this way, the width h of the source region near the drain pad 16 is formed smaller than the width H of the high-concentration region 10 of the same conductivity type as the silicon substrate formed adjacent thereto, so that the break occurs. Even if a down current is generated and concentrated in the vicinity of the drain pad 16, the high concentration region 10 functions as a bypass for the breakdown current, the breakdown current flows through the high concentration region 10 of the same conductivity type as the silicon substrate, and the source region 8 The operation of the parasitic bipolar transistor formed by the silicon substrate 1 and the extended drain region 3 is suppressed. Therefore, the breakdown of the LMOS due to the breakdown current can be prevented.
【００１２】図５は、従来例と実施例とのＲ−ＡＳＯレ
ベルの比較を示す図である。この発明の実施例にかかる
ＬＭＯＳを従来例と比較すると、Ｒ−ＡＳＯレベルは約
１．７倍となっており、従来と同じ製造プロセスによっ
てもデバイスのＲ−ＡＳＯレベルの向上を図ることがで
きることを示している。FIG. 5 is a diagram showing a comparison of R-ASO levels between the conventional example and the example. When the LMOS according to the embodiment of the present invention is compared with the conventional example, the R-ASO level is about 1.7 times, and the R-ASO level of the device can be improved by the same manufacturing process as the conventional one. Is shown.
【００１３】[0013]
【発明の効果】この発明の横型ＭＯＳ電界効果トランジ
スタによれば、ドレインパット近傍のソ−ス領域の幅
が、これに隣接して形成されるシリコン基板と同一導電
型の高濃度領域の幅よりも小さく形成されているので、
ブレークダウン電流が生じてドレインパット近傍に集中
しても、この高濃度領域がブレークダウン電流のバイパ
スとして機能し、ブレークダウン電流はシリコン基板と
同一導電型の高濃度領域を流れ、ソース領域、シリコン
基板、延長ドレイン領域で形成される寄生のバイポーラ
トランジスタの動作を抑制して逆方向安全動作領域の向
上を図ることができる。According to the lateral MOS field effect transistor of the present invention, the width of the source region near the drain pad is smaller than the width of the high concentration region of the same conductivity type as the silicon substrate formed adjacent thereto. Is also small, so
Even if a breakdown current occurs and concentrates in the vicinity of the drain pad, this high-concentration region functions as a bypass for the breakdown current, and the breakdown current flows through the high-concentration region of the same conductivity type as the silicon substrate. The operation of the parasitic bipolar transistor formed of the substrate and the extended drain region can be suppressed to improve the backward safe operation region.
【図１】（ａ）はこの発明の実施例であるＬＭＯＳのマ
スクを示す平面図であり、（ｂ）は（ａ）におけるＡ−
Ａ’間で切断したセルの断面構造を示す図である。FIG. 1A is a plan view showing a mask of an LMOS according to an embodiment of the present invention, and FIG. 1B is a line A- in FIG.
It is a figure which shows the cross-section of the cell cut | disconnected between A '.
【図２】図１（ａ）におけるＢ−Ｂ’間で切断したセル
の断面構造を示す図である。FIG. 2 is a diagram showing a cross-sectional structure of a cell cut along a line BB ′ in FIG.
【図３】（ａ）は従来例であるＬＭＯＳのマスクを示す
平面図であり、（ｂ）は（ａ）におけるＣ−Ｃ’間で切
断したセルの断面構造を示す図である。FIG. 3A is a plan view showing a mask of a conventional LMOS, and FIG. 3B is a view showing a cross-sectional structure of a cell cut along CC ′ in FIG.
【図４】ＦＩ領域近傍の構造を示す断面図である。FIG. 4 is a cross-sectional view showing the structure near the FI region.
【図５】従来例と実施例とのＲ−ＡＳＯレベルの比較図
である。FIG. 5 is a comparison diagram of R-ASO levels of a conventional example and an example.
１ シリコン基板 ２ ドレイン領域 ３ 延長ドレイン領域 ４ ＰＴ領域（基板と同一の導電型領域） ５ チャネル部 ６ ゲート酸化膜 ８ ソース領域 10 基板と同一導電型の高濃度領域 11 ソース電極 12 ドレイン電極 13 層間絶縁膜 15 ソースパット 16 ドレインパット ｈ ソ−ス領域の幅 Ｈ 高濃度領域の幅 1 Silicon substrate 2 Drain region 3 Extended drain region 4 PT region (same conductivity type region as the substrate) 5 Channel part 6 Gate oxide film 8 Source region 10 High concentration region of the same conductivity type as the substrate 11 Source electrode 12 Drain electrode 13 Interlayer Insulating film 15 Source pad 16 Drain pad h Width of source region H Width of high concentration region
Claims (1)
高濃度ドレイン領域を包含するように形成された延長ド
レイン領域内に、前記高濃度ドレイン領域からチャネル
部方向に向かう基板表面に沿ってシリコン基板と同一の
導電型領域が形成され、ソース電極に電気的に接続され
る他導電型のソース領域に隣接してシリコン基板と同一
導電型の高濃度領域が形成された横型ＭＯＳ電界効果ト
ランジスタであって、 前記高濃度ドレイン領域に接続されるドレイン電極のド
レインパット近傍における前記他導電型のソース領域の
幅を、これに隣接して形成されるシリコン基板と同一導
電型の高濃度領域の幅よりも小さく形成したことを特徴
とする横型ＭＯＳ電界効果トランジスタ。1. An extended drain region formed on a silicon substrate of one conductivity type so as to include a high-concentration drain region of another conductivity type, along a substrate surface extending from the high-concentration drain region toward a channel portion. Lateral MOS field effect in which a high-concentration region of the same conductivity type as the silicon substrate is formed adjacent to a source region of another conductivity type electrically connected to the source electrode In the transistor, the width of the source region of the other conductivity type in the vicinity of the drain pad of the drain electrode connected to the high-concentration drain region is set to the high-concentration region of the same conductivity type as the silicon substrate formed adjacent thereto. A lateral MOS field-effect transistor characterized by being formed smaller than the width of the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128620A JP3074064B2 (en) | 1992-05-21 | 1992-05-21 | Lateral MOS field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128620A JP3074064B2 (en) | 1992-05-21 | 1992-05-21 | Lateral MOS field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326945A true JPH05326945A (en) | 1993-12-10 |
| JP3074064B2 JP3074064B2 (en) | 2000-08-07 |
Family
ID=14989299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04128620A Expired - Lifetime JP3074064B2 (en) | 1992-05-21 | 1992-05-21 | Lateral MOS field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074064B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007250780A (en) * | 2006-03-15 | 2007-09-27 | Sharp Corp | Semiconductor device |
| JP5158095B2 (en) * | 2008-01-10 | 2013-03-06 | 富士通セミコンダクター株式会社 | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-05-21 JP JP04128620A patent/JP3074064B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007250780A (en) * | 2006-03-15 | 2007-09-27 | Sharp Corp | Semiconductor device |
| JP5158095B2 (en) * | 2008-01-10 | 2013-03-06 | 富士通セミコンダクター株式会社 | Semiconductor device and manufacturing method thereof |
| US8410550B2 (en) | 2008-01-10 | 2013-04-02 | Fujitsu Semiconductor Limited | Breakdown voltage MOS semiconductor device |
| US8735254B2 (en) | 2008-01-10 | 2014-05-27 | Fujitsu Semiconductor Limited | Manufacture method of a high voltage MOS semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3074064B2 (en) | 2000-08-07 |
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