JPH05326687A - Soi structure semiconductor device - Google Patents
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- JPH05326687A JPH05326687A JP13230292A JP13230292A JPH05326687A JP H05326687 A JPH05326687 A JP H05326687A JP 13230292 A JP13230292 A JP 13230292A JP 13230292 A JP13230292 A JP 13230292A JP H05326687 A JPH05326687 A JP H05326687A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使用し、且つ、
素子間分離構造を改善したＳＯＩ構造半導体装置に関す
る。一般に、ＳＯＩ基板を用いた半導体装置は、高速動
作性、高耐電圧性、放射線耐性、素子分離性などに優れ
ていることが知られ、次世代を担う半導体装置として期
待されているところであるが、それ等の性能を向上する
為には、更なる微細化や素子間分離の完全性などが要求
される。BACKGROUND OF THE INVENTION The present invention is applied to SOI (silico)
non-insulator) substrate, and
The present invention relates to an SOI structure semiconductor device having an improved element isolation structure. Generally, a semiconductor device using an SOI substrate is known to be excellent in high-speed operability, high voltage resistance, radiation resistance, element isolation, and the like, and is expected as a semiconductor device for the next generation. In order to improve these performances, further miniaturization and completeness of element isolation are required.
【０００２】[0002]
【従来の技術】ＳＯＩ構造半導体装置に於いては、その
ＳＯＩ基板と共にトレンチ分離やウエル分離を併用する
ことで、素子間分離を完全に行うことができ、ノイズの
低減や素子の微細化を促進することが可能である。2. Description of the Related Art In an SOI structure semiconductor device, by using trench isolation and well isolation together with its SOI substrate, element isolation can be completely performed, and noise reduction and element miniaturization are promoted. It is possible to
【０００３】[0003]
【発明が解決しようとする課題】ＳＯＩ基板に限らず、
通常基板であっても、ウエル分離を行う場合、ウエハの
ダイシング・ラインにもウエルを形成すれば、チップ面
積の有効利用性を向上させることが可能になって更なる
微細化を実現でき、しかも、その場合、ダイシング・ラ
イン、即ち、ウエルは、チップの最外側を囲むように位
置する構成となるので、チップ外からのノイズを効果的
に低減させることもできる。The invention is not limited to the SOI substrate,
Even if the substrate is a normal substrate, if wells are formed also on the dicing line of the wafer, the effective utilization of the chip area can be improved and further miniaturization can be realized. In that case, since the dicing line, that is, the well is arranged so as to surround the outermost side of the chip, noise from the outside of the chip can be effectively reduced.
【０００４】然しながら、そのような構成を採った場
合、次のような問題が発生する。例えば、通常基板にウ
エル分離を併用する場合、ダイシング・ラインに形成す
るウエルの導電型は基板と同じものを用いる必要があ
る。これは、通常、半導体装置に於いては、ｐ型ウエル
やｐ型基板には最も低い電位を与え、また、ｎ型ウエル
やｎ型基板には最も高い電位を与え、逆バイアス電圧を
印加した状態で動作させることに依る。However, when such a structure is adopted, the following problems occur. For example, when well separation is commonly used for a substrate, it is necessary to use the same conductivity type as the substrate for the well formed in the dicing line. In a semiconductor device, this is usually the lowest potential applied to the p-type well or p-type substrate, the highest potential applied to the n-type well or n-type substrate, and the reverse bias voltage applied. It depends on operating in the state.
【０００５】図９はｎ型基板のダイシング・ラインにｐ
型ウエルを形成したチップを表す要部切断側面図であ
る。図に於いて、１はｎ型素子形成基板、２はダイシン
グ・ラインに形成したｐ型ウエル、３は切り出し面をそ
れぞれ示している。FIG. 9 shows p on the dicing line of the n-type substrate.
FIG. 4 is a cutaway side view of a main part showing a chip in which a mold well is formed. In the figure, 1 is an n-type element forming substrate, 2 is a p-type well formed on a dicing line, and 3 is a cut surface.
【０００６】このチップでは、ｎ型基板１に対して最も
高い正電圧を、そして、ｐ型ウエルに対して最も低い負
電圧をそれぞれ印加し、従って、ｐｎ接合に逆バイアス
を印加して電流が流れない状態で動作させるものであ
る。In this chip, the highest positive voltage is applied to the n-type substrate 1 and the lowest negative voltage is applied to the p-type well. Therefore, a reverse bias is applied to the pn junction to reduce the current. It is operated without flowing.
【０００７】ところが、チップの切り出しを行った際、
その切り出し面３はダメージを受けて電流が流れ易い状
態となり、矢印で示してあるように、ｐｎ接合を越えて
リーク電流が流れてしまう。このようなことは、通常基
板を用いた半導体装置に限らず、ＳＯＩ基板を用いた半
導体装置でも同様に発生する。However, when the chips are cut out,
The cutout surface 3 is damaged and becomes in a state where a current easily flows, and a leakage current flows across the pn junction as indicated by an arrow. Such a thing occurs not only in a semiconductor device using a normal substrate but also in a semiconductor device using an SOI substrate.
【０００８】図１０はＳＯＩ基板のダイシング・ライン
にｐ型ウエルを形成したチップを表す要部切断側面図で
ある。図に於いて、１１はｎ型素子形成基板、１２は絶
縁膜、１３はｎ型支持基板、１４はｐ型ウエル、１５は
切り出し面をそれぞれ示している。尚、素子形成基板１
１と支持基板１３とは同一のものを使用するので、通
常、両方とも導電型も同じである。FIG. 10 is a side sectional view showing a chip in which a p-type well is formed on a dicing line of an SOI substrate. In the figure, 11 is an n-type element formation substrate, 12 is an insulating film, 13 is an n-type support substrate, 14 is a p-type well, and 15 is a cut surface. The element formation substrate 1
Since 1 and the supporting substrate 13 are the same, they are usually of the same conductivity type.
【０００９】このチップでは、ｎ型素子形成基板１１と
ｎ型支持基板１３との間には例えばＳｉＯ2 からなる絶
縁膜１２が介在しているのであるが、チップの切り出し
を行った際、その切り出し面１５がダメージを受けるこ
とから、絶縁膜１２のエッジもダメージを受けて絶縁性
が低下した状態になっていて、その切り出し面１５には
ｐ型ウエル１４とｎ型支持基板１３とからなる実質的な
ｐｎ接合が生成されてしまい、図９について説明した通
常基板を用いた場合に比較すると少ないが、矢張り、リ
ーク電流が流れてしまう。In this chip, the insulating film 12 made of, for example, SiO 2 is interposed between the n-type element forming substrate 11 and the n-type supporting substrate 13, but when the chip is cut out, Since the cut surface 15 is damaged, the edge of the insulating film 12 is also damaged and the insulating property is lowered, and the cut surface 15 is composed of the p-type well 14 and the n-type support substrate 13. Substantially a pn junction is generated, which is less than in the case of using the normal substrate described with reference to FIG.
【００１０】本発明は、ＳＯＩ基板のダイシング・ライ
ンを利用してウエル分離を形成した場合に発生するリー
ク電流を簡単な手段で低減させるものである。The present invention is intended to reduce the leak current generated when the well isolation is formed by utilizing the dicing line of the SOI substrate by a simple means.
【００１１】[0011]
【発明が解決しようとする課題】本発明は、ＳＯＩ基板
の場合、素子形成基板と支持基板とは同一の導電型にす
る必要がないことに着目してなされたものであり、通常
基板の場合には実施することができない。SUMMARY OF THE INVENTION The present invention has been made in view of the fact that in the case of an SOI substrate, the element formation substrate and the support substrate do not have to have the same conductivity type, and in the case of a normal substrate Cannot be carried out.
【００１２】即ち、本発明に依るＳＯＩ構造半導体装置
に於いては、（１）積層形成された一導電型素子形成用
基板（例えばｎ型シリコン素子形成基板２１）及び絶縁
膜（例えば絶縁膜２２）及び反対導電型支持基板（例え
ばｐ型シリコン支持基板２３）からなるＳＯＩ基板と、
該一導電型素子形成用基板のダイシング・ライン（例え
ばダイシング・ライン２１Ａ）に形成され該反対導電型
支持基板と同一電位に維持される反対導電型分離ウエル
（例えばｐ型分離ウエル２４）とを備えてなるか、或い
は、That is, in the SOI structure semiconductor device according to the present invention, (1) a substrate for one-conductivity-type element formation (for example, an n-type silicon element formation substrate 21) and an insulating film (for example, the insulating film 22) which are laminated. ) And a support substrate of opposite conductivity type (for example, a p-type silicon support substrate 23), and
An opposite conductivity type separation well (for example, p type separation well 24) formed on a dicing line (for example, dicing line 21A) of the one conductivity type element forming substrate and maintained at the same potential as the opposite conductivity type supporting substrate. Be prepared, or
【００１３】（２）前記（１）に於いて、反対導電型支
持基板（例えばｐ型シリコン支持基板４３）が反対導電
型分離ウエル（ｐ型分離ウエル４４）と切り離されてフ
ローティング状態に保持されてなることを特徴とする。(2) In the above (1), the opposite conductivity type supporting substrate (for example, p-type silicon supporting substrate 43) is separated from the opposite conductivity type separating well (p-type separating well 44) and held in a floating state. It is characterized by
【００１４】[0014]
【作用】前記手段を採ることに依り、ＳＯＩ基板のダイ
シング・ラインにも分離ウエルを形成しても、チップの
切り出し面を介して分離ウエルと支持基板との間にリー
ク電流が流れることは皆無であって、集積性が高く、ま
た、外部からの雑音に対する耐性が高く、特性良好なも
のとすることができる。By adopting the above means, even if an isolation well is formed on the dicing line of the SOI substrate, no leak current flows between the isolation well and the supporting substrate through the cut surface of the chip. In addition, the integration is high, the resistance to external noise is high, and the characteristics are good.
【００１５】[0015]
【実施例】図１乃至図４は本発明一実施例の製造工程を
解説するための工程要所に於けるＳＯＩ構造半導体装置
を表す要部切断側面図であり、以下、これ等の図を参照
しつつ説明する。尚、ＳＯＩ基板は通常の技法を適用し
て作成されたものを用いることができるから、その製造
工程の説明は省略し、次の段階の工程から説明すること
とする。1 to 4 are side sectional views showing an essential part of an SOI structure semiconductor device in a process key point for explaining a manufacturing process according to an embodiment of the present invention. The description will be made with reference. Since the SOI substrate can be formed by applying a normal technique, the description of the manufacturing process thereof will be omitted, and the subsequent process will be described.
【００１６】図１参照 １−（１）ここでは、ＳＯＩ基板が完成されているもの
であることから、図示の記号について説明する。図に於
いて、２１はシリコン素子形成基板、２２は絶縁膜、２
３はシリコン支持基板をそれぞれ示している。Referring to FIG. 1 1- (1) Here, since the SOI substrate is completed, the symbols shown in the figure will be described. In the figure, 21 is a silicon element formation substrate, 22 is an insulating film, 2
Reference numerals 3 denote silicon supporting substrates, respectively.
【００１７】各部分に関する主要なデータを例示すると
次の通りである。 素子形成基板２１について 導電型：ｎ型 比抵抗：１０〔Ω・ｃｍ〕 厚さ：３〔μｍ〕 絶縁膜２２について 材料：熱酸化ＳｉＯ2 厚さ：１〔μｍ〕 支持基板２３について 導電型：ｐ型 比抵抗：１０〔Ω・ｃｍ〕The main data regarding each part are as follows. About element formation substrate 21 Conductive type: n type Specific resistance: 10 [Ω · cm] Thickness: 3 [μm] About insulating film 22 Material: Thermally oxidized SiO 2 Thickness: 1 [μm] About support substrate 23 Conductive type: p-type resistivity: 10 [Ω · cm]
【００１８】１−（２）リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ダイシング・ラ
イン２１Ａの部分を表出させたレジスト膜を形成する。1- (2) By applying a resist process in the lithography technique, a resist film exposing the portion of the dicing line 21A is formed.
【００１９】１−（３）イオン注入法を適用することに
依り、加速電圧を１６０〔ｋｅＶ〕、ドーズ量を１×１
０13〔cm-2〕とし、レジスト膜をマスクにボロン・イオ
ンの打ち込みを行い、その後、温度１２００〔℃〕の窒
素雰囲気中で時間１８０〔分〕のアニールをしてｐ型分
離ウエル２４を形成する。尚、前記条件を適用すると、
ｐ型分離ウエル２４は、表面から絶縁膜２２に達するよ
うに形成することができる。1- (3) By applying the ion implantation method, the acceleration voltage is 160 [keV] and the dose is 1 × 1.
0 13 [cm −2 ], boron ions are implanted using the resist film as a mask, and then the p-type isolation well 24 is annealed in a nitrogen atmosphere at a temperature of 1200 [° C.] for a time of 180 [min]. Form. If the above conditions are applied,
The p-type isolation well 24 can be formed so as to reach the insulating film 22 from the surface.
【００２０】図２参照 ２−（１）ダイシング・ライン２１Ａ上、及び、その他
の必要箇所に極薄いＳｉＯ2 パッド膜とＳｉ3 Ｎ4 から
なる耐酸化性マスク膜２５を積層形成し、選択的熱酸化
（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、厚さ例え
ば６０００〔Å〕のＳｉＯ2 からなる絶縁膜２６を形成
する。尚、ＳｉＯ2 パッド膜は極薄いので図示されてい
ない。See FIG. 2. 2- (1) An ultra-thin SiO 2 pad film and an oxidation resistant mask film 25 made of Si 3 N 4 are laminated on the dicing line 21A and other necessary portions to selectively form them. Thermal oxidation of silic
The insulating film 26 made of SiO 2 having a thickness of, for example, 6000 [Å] is formed by applying the on: LOCOS method. The SiO 2 pad film is not shown because it is extremely thin.
【００２１】図３参照 ３−（１）耐酸化性マスク膜２５などを除去してから、
リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依って、例えば、ｎ型不純物の導入箇所、例え
ば、基板バイアスを印加する為の電極コンタクト領域形
成予定部分に開口をもったレジスト膜を形成する。 ３−（２）イオン注入法を適用することに依り、加速電
圧を４０〔ｋｅＶ〕、また、ドーズ量を１×１０15〔cm
-2〕としてＡｓイオンの打ち込みを行う。Refer to FIG. 3. 3- (1) After removing the oxidation resistant mask film 25 and the like,
By applying a resist process in the lithographic technique, for example, a resist film having an opening is formed at a portion where an n-type impurity is introduced, for example, an electrode contact region formation planned portion for applying a substrate bias. .. 3- (2) By applying the ion implantation method, the acceleration voltage is 40 [keV] and the dose is 1 × 10 15 [cm].
-2 ] as the implantation of As ions.
【００２２】３−（３）Ａｓイオンを注入する為のマス
クとして用いたレジスト膜を除去してから、改めて、リ
ソグラフィ技術に於けるレジスト・プロセスを適用する
ことに依って、ｐ型不純物の導入箇所、例えば、分離ウ
エル２４の表面である電極コンタクト領域形成予定部分
に開口をもったレジスト膜を形成する。 ３−（４）イオン注入法を適用することに依り、加速電
圧を３０〔ｋｅＶ〕、また、ドーズ量を１×１０15〔cm
-2〕としてＢＦ2 イオンの打ち込みを行う。3- (3) The resist film used as a mask for implanting As ions is removed, and then the resist process in the lithography technique is applied again to introduce the p-type impurity. A resist film having an opening is formed at a portion, for example, a portion of the surface of the isolation well 24 where the electrode contact region is to be formed. 3- (4) By applying the ion implantation method, the acceleration voltage is 30 [keV] and the dose is 1 × 10 15 [cm].
-2 ] as the implantation of BF 2 ions.
【００２３】３−（５）温度９００〔℃〕の窒素雰囲気
中で時間３０〔分〕のアニールをして基板バイアスを印
加する為のｎ型電極コンタクト領域２７を生成させると
共にｐ型分離ウエル２４の表面に高い不純物濃度をもつ
ｐ+ −電極コンタクト領域２４Ａを生成させる。尚、図
３に関する工程で、ｎ型不純物の導入工程とｐ型不純物
の導入工程とのどちらを先にするかは任意である。3- (5) Annealing is performed for 30 minutes in a nitrogen atmosphere at a temperature of 900 ° C. for 30 minutes to form an n-type electrode contact region 27 for applying a substrate bias and a p-type isolation well 24. A p + -electrode contact region 24A having a high impurity concentration is generated on the surface of the. In the process relating to FIG. 3, it is arbitrary which of the n-type impurity introduction process and the p-type impurity introduction process is performed first.
【００２４】図４参照 ４−（１）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依り、厚さが例えば３０００〔Å〕のＳｉＯ2 膜と厚
さが例えば７０００〔Å〕の燐珪酸ガラス（ｐｈｏｓｐ
ｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜から
なる層間絶縁膜２８を形成する。 ４−（２）リソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスを（ＣＦ4 ＋ＣＨＦ3 ＋Ｈ
ｅ或いはＡｒ）混合ガス、又は、（ＳＦ6 ＋ＣＨＦ3＋
Ｈｅ或いはＡｒ）混合ガスとする反応性イオン・エッチ
ング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：Ｒ
ＩＥ）法を適用することに依り、ＰＳＧ膜及びＳｉＯ2
膜からなる層間絶縁膜２８の選択的エッチングを行って
電極コンタクト窓を形成する。Refer to FIG. 4. 4- (1) Chemical vapor deposition (chemical vapor deposition)
By applying the r deposition (CVD) method, a SiO 2 film having a thickness of, for example, 3000 [Å] and a phosphosilicate glass (phosp) having a thickness of, for example, 7,000 [Å] are used.
An interlayer insulating film 28 made of a ho-silicate glass (PSG) film is formed. 4- (2) The resist process in the lithography technology and the etching gas are (CF 4 + CHF 3 + H
e or Ar) mixed gas, or (SF 6 + CHF 3 +
He or Ar mixed gas reactive ion etching (R)
By applying the IE) method, the PSG film and SiO 2
The interlayer insulating film 28 made of a film is selectively etched to form an electrode contact window.
【００２５】４−（３）物理的蒸着法（ｐｈｙｓｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｓｉｏｎ：ＰＶＤ）、及
び、通常のリソグラフィ技術を適用することに依り、厚
さが例えば１〔μｍ〕であるＡｌからなる電極・配線２
９を形成する。 ４−（４）ＣＶＤ法を適用することに依り、厚さ例えば
１〔μｍ〕のＰＳＧからなるカバー膜３０を形成する。 ４−（５）この後、通常の技法を適用してチップの切り
出しを行い、そのチップをパッケージングする。尚、記
号３１は切り出し面を指示している。4- (3) Physical Vapor Deposition Method (physica)
1 vapor deposition (PVD) and an electrode / wiring 2 made of Al having a thickness of, for example, 1 [μm] depending on the application of an ordinary lithography technique.
9 is formed. 4- (4) By applying the CVD method, the cover film 30 made of PSG having a thickness of, for example, 1 [μm] is formed. 4- (5) After that, a normal technique is applied to cut out the chip, and the chip is packaged. The symbol 31 indicates the cutout surface.
【００２６】前記のようにして完成されたＳＯＩ構造半
導体装置は、ｎ型電極コンタクト領域２７には＋５
〔Ｖ〕を、また、分離ウエル２４及び支持基板２３には
接地電位をそれぞれ印加して動作させる。この場合、チ
ップの切り出し面３１に表出された絶縁膜２２の端面に
ダメージが入っても、分離ウエル２４と支持基板２３と
は同じ導電型、即ち、ｐ型であり、また、両者とも接地
電位になっていて電流は流れない。The SOI structure semiconductor device completed as described above has +5 in the n-type electrode contact region 27.
[V], and a ground potential is applied to the separation well 24 and the support substrate 23, respectively, to operate. In this case, even if the end surface of the insulating film 22 exposed on the cut surface 31 of the chip is damaged, the separation well 24 and the support substrate 23 have the same conductivity type, that is, p-type, and both are grounded. There is no electric current because it is at potential.
【００２７】図５乃至図８は本発明に於ける他の実施例
の製造工程を解説するための工程要所に於けるＳＯＩ構
造半導体装置を表す要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。尚、この場合もＳＯＩ基
板は通常の技法を適用して作成されたものを用いること
ができるから、その製造工程の説明は省略し、次の段階
の工程から説明することとする。5 to 8 are cross-sectional side views showing the essential part of the SOI structure semiconductor device in the process steps for explaining the manufacturing process of another embodiment of the present invention. Will be described with reference to FIG. Also in this case, since the SOI substrate can be the one produced by applying the ordinary technique, the description of the manufacturing process thereof will be omitted, and the following steps will be described.
【００２８】図５参照 ５−（１）ここで用いるＳＯＩ基板は、図１乃至図４に
ついて説明した実施例で用いたものと同じであるから、
説明は省略し、図示の記号のみ説明する。図に於いて、
４１はｎ型シリコン素子形成基板、４２は絶縁膜、４３
はｐ型シリコン支持基板をそれぞれ示している。See FIG. 5 5- (1) Since the SOI substrate used here is the same as that used in the embodiment described with reference to FIGS. 1 to 4,
The description is omitted, and only the illustrated symbols will be described. In the figure,
41 is an n-type silicon element formation substrate, 42 is an insulating film, 43
Indicates a p-type silicon support substrate, respectively.
【００２９】５−（２）リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ダイシング・ラ
イン４１Ａとなる部分を越えて接地電極コンタクト領域
を形成できる程度まで拡がった領域を表出させたレジス
ト膜を形成する。5- (2) By applying a resist process in the lithographic technique, a region that extends to the extent that a ground electrode contact region can be formed beyond the portion to be the dicing line 41A is exposed. A resist film is formed.
【００３０】５−（３）イオン注入法を適用することに
依り、加速電圧を１６０〔ｋｅＶ〕、ドーズ量を１×１
０13〔cm-2〕とし、レジスト膜をマスクにボロン・イオ
ンの打ち込みを行い、その後、温度１２００〔℃〕の窒
素雰囲気中で時間１８０〔分〕のアニールをしてｐ型分
離ウエル４４を形成する。5- (3) By applying the ion implantation method, the acceleration voltage is 160 [keV] and the dose amount is 1 × 1.
0 13 [cm −2 ], boron ions are implanted using the resist film as a mask, and then the p-type isolation well 44 is formed by annealing for 180 [minutes] in a nitrogen atmosphere at a temperature of 1200 [° C.]. Form.
【００３１】図６参照 ６−（１）ダイシング・ライン４１Ａ上、及び、その他
の必要箇所に極薄いＳｉＯ2 パッド膜とＳｉ3 Ｎ4 から
なる耐酸化性マスク膜４５を積層形成し、ＬＯＣＯＳ法
を適用することに依り、厚さ例えば６０００〔Å〕のＳ
ｉＯ2 からなる絶縁膜４６を形成する。尚、ＳｉＯ2 パ
ッド膜は極薄いので図示されていない。See FIG. 6 6- (1) An extremely thin SiO 2 pad film and an oxidation resistant mask film 45 made of Si 3 N 4 are laminated on the dicing line 41A and other necessary portions, and the LOCOS method is used. Depending on the application of S, the thickness is, for example, 6000 [Å] S
An insulating film 46 made of iO 2 is formed. The SiO 2 pad film is not shown because it is extremely thin.
【００３２】図７参照 ７−（１）耐酸化性マスク膜４５などを除去してから、
リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依って、例えば、ｎ型不純物の導入箇所、例え
ば、基板バイアスを印加する為の電極コンタクト領域形
成予定部分に開口をもったレジスト膜を形成する。 ７−（２）イオン注入法を適用することに依り、加速電
圧を４０〔ｋｅＶ〕、また、ドーズ量を１×１０15〔cm
-2〕としてＡｓイオンの打ち込みを行う。7- (1) After removing the oxidation resistant mask film 45 and the like,
By applying a resist process in the lithographic technique, for example, a resist film having an opening is formed at a portion where an n-type impurity is introduced, for example, an electrode contact region formation planned portion for applying a substrate bias. .. 7- (2) By applying the ion implantation method, the acceleration voltage is 40 [keV] and the dose is 1 × 10 15 [cm].
-2 ] as the implantation of As ions.
【００３３】７−（３）Ａｓイオンを注入する為のマス
クとして用いたレジスト膜を除去してから、改めて、リ
ソグラフィ技術に於けるレジスト・プロセスを適用する
ことに依って、ｐ型不純物の導入箇所、例えば、分離ウ
エル４４の表面である電極コンタクト領域形成予定部分
に開口をもったレジスト膜を形成する。 ７−（４）イオン注入法を適用することに依り、加速電
圧を３０〔ｋｅＶ〕、また、ドーズ量を１×１０15〔cm
-2〕としてＢＦ2 イオンの打ち込みを行う。7- (3) After removing the resist film used as a mask for implanting As ions, the resist process in the lithography technique is applied again to introduce the p-type impurity. A resist film having an opening is formed in a portion, for example, a portion of the surface of the isolation well 44 where the electrode contact region is to be formed. 7- (4) By applying the ion implantation method, the acceleration voltage is 30 [keV] and the dose is 1 × 10 15 [cm].
-2 ] as the implantation of BF 2 ions.
【００３４】７−（５）温度９００〔℃〕の窒素雰囲気
中で時間３０〔分〕のアニールをして基板バイアスを印
加する為のｎ型電極コンタクト領域４７を生成させると
共にｐ型分離ウエル４４の表面に高い不純物濃度をもつ
ｐ+ −電極コンタクト領域４４Ａを生成させる。尚、図
７に関する工程で、ｎ型不純物の導入工程とｐ型不純物
の導入工程とのどちらを先にするかは任意である。7- (5) Annealing for 30 minutes in a nitrogen atmosphere at a temperature of 900 ° C. to form an n-type electrode contact region 47 for applying a substrate bias and a p-type isolation well 44. A p + -electrode contact region 44A having a high impurity concentration is formed on the surface of the. In the process relating to FIG. 7, which of the n-type impurity introduction process and the p-type impurity introduction process is performed first is arbitrary.
【００３５】図８参照 ８−（１）ＣＶＤ法を適用することに依って、厚さが例
えば３０００〔Å〕のＳｉＯ2膜と厚さが例えば７００
０〔Å〕のＰＳＧ膜からなる層間絶縁膜４８を形成す
る。 ８−（２）リソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスを（ＣＦ4 ＋ＣＨＦ3 ＋Ｈ
ｅ或いはＡｒ）混合ガス、又は、（ＳＦ6 ＋ＣＨＦ3＋
Ｈｅ或いはＡｒ）混合ガスとするＲＩＥ法を適用するこ
とに依り、ＰＳＧ膜及びＳｉＯ2 膜からなる層間絶縁膜
４８の選択的エッチングを行って電極コンタクト窓を形
成する。See FIG. 8. 8- (1) By applying the CVD method, a SiO 2 film having a thickness of, for example, 3000 [Å] and a thickness of, for example, 700 are used.
An interlayer insulating film 48 made of a PSG film of 0 [Å] is formed. 8- (2) The resist process in the lithography technology and the etching gas are (CF 4 + CHF 3 + H
e or Ar) mixed gas, or (SF 6 + CHF 3 +
By applying the RIE method using He or Ar) mixed gas, the interlayer insulating film 48 made of the PSG film and the SiO 2 film is selectively etched to form an electrode contact window.
【００３６】８−（３）ＰＶＤ法、及び、通常のリソグ
ラフィ技術を適用することに依り、厚さが例えば１〔μ
ｍ〕であるＡｌからなる電極・配線４９を形成する。 ８−（４）ＣＶＤ法を適用することに依り、厚さ例えば
１〔μｍ〕のＰＳＧからなるカバー膜５０を形成する。 ８−（５）この後、通常の技法を適用してチップの切り
出しを行い、そのチップをパッケージングする。8- (3) By applying the PVD method and the ordinary lithography technique, the thickness is, for example, 1 [μ
m], an electrode / wiring 49 made of Al is formed. By applying the 8- (4) CVD method, the cover film 50 made of PSG having a thickness of, for example, 1 [μm] is formed. 8- (5) After that, a usual technique is applied to cut out the chip, and the chip is packaged.
【００３７】前記のようにして完成されたＳＯＩ構造半
導体装置は、ｎ型電極コンタクト領域４７には＋５
〔Ｖ〕を印加し、また、分離ウエル４４には接地電位を
印加し、そして、支持基板４３はフローティング状態に
して動作させる。この場合、チップの切り出し面５１に
ダメージが入っても、分離ウエル４４と支持基板４３と
は同じ導電型、即ち、ｐ型であり、また、分離ウエル４
４は接地電位に、そして、支持基板４３はフローティン
グ状態に保たれているので電流は流れない。The SOI structure semiconductor device completed as described above has +5 in the n-type electrode contact region 47.
[V] is applied, a ground potential is applied to the separation well 44, and the supporting substrate 43 is put into a floating state to operate. In this case, even if the cut surface 51 of the chip is damaged, the separation well 44 and the support substrate 43 have the same conductivity type, that is, p-type, and the separation well 4
No current flows because 4 is kept at the ground potential and the support substrate 43 is kept in a floating state.
【００３８】図５乃至図８について説明した工程で作成
された実施例は、図１乃至図４について説明した工程で
作成された実施例と比較し、分離ウエルが大型に形成さ
れ、接地電位を印加する電極・配線の形成は容易である
が、集積性が若干犠牲になっている。The embodiment prepared in the steps described with reference to FIGS. 5 to 8 is larger in size than the embodiment prepared in the steps described with reference to FIGS. It is easy to form the electrodes / wirings to be applied, but the integration property is slightly sacrificed.
【００３９】[0039]
【発明の効果】本発明に依るＳＯＩ構造半導体装置に於
いては、一導電型素子形成用基板及び絶縁膜及び反対導
電型支持基板からなるＳＯＩ基板と、一導電型素子形成
用基板のダイシング・ラインに形成され反対導電型支持
基板と同一電位に維持された反対導電型分離ウエルとを
備えるか、或いは、反対導電型支持基板はフローティン
グ状態に保持される。In the SOI structure semiconductor device according to the present invention, the SOI substrate including the one conductivity type element forming substrate, the insulating film and the opposite conductivity type supporting substrate, and the one conductivity type element forming substrate are diced. Either the opposite conductivity type supporting substrate formed in the line and the opposite conductivity type separating well maintained at the same potential are provided, or the opposite conductivity type supporting substrate is held in a floating state.
【００４０】前記構成を採ることに依り、ＳＯＩ基板の
ダイシング・ラインにも分離ウエルを形成しても、チッ
プの切り出し面を介して分離ウエルと支持基板との間に
リーク電流が流れることは皆無であって、集積性が高
く、また、外部からの雑音に対する耐性が高く、特性良
好なものとすることができる。According to the above structure, even if the isolation well is formed also on the dicing line of the SOI substrate, no leak current flows between the isolation well and the supporting substrate through the cut surface of the chip. In addition, the integration is high, the resistance to external noise is high, and the characteristics are good.
【図１】本発明一実施例の製造工程を解説するための工
程要所に於けるＳＯＩ構造半導体装置を表す要部切断側
面図である。FIG. 1 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process key point for explaining a manufacturing process according to an embodiment of the present invention.
【図２】本発明一実施例の製造工程を解説するための工
程要所に於けるＳＯＩ構造半導体装置を表す要部切断側
面図である。FIG. 2 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process key point for explaining a manufacturing process according to an embodiment of the present invention.
【図３】本発明一実施例の製造工程を解説するための工
程要所に於けるＳＯＩ構造半導体装置を表す要部切断側
面図である。FIG. 3 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process key point for explaining a manufacturing process according to an embodiment of the present invention.
【図４】本発明一実施例の製造工程を解説するための工
程要所に於けるＳＯＩ構造半導体装置を表す要部切断側
面図である。FIG. 4 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process key point for explaining a manufacturing process according to an embodiment of the present invention.
【図５】本発明に於ける他の実施例の製造工程を解説す
るための工程要所に於けるＳＯＩ構造半導体装置を表す
要部切断側面図である。FIG. 5 is a fragmentary side view showing an SOI structure semiconductor device at a process point for explaining a manufacturing process of another embodiment of the present invention.
【図６】本発明に於ける他の実施例の製造工程を解説す
るための工程要所に於けるＳＯＩ構造半導体装置を表す
要部切断側面図である。FIG. 6 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process point for explaining a manufacturing process of another embodiment of the present invention.
【図７】本発明に於ける他の実施例の製造工程を解説す
るための工程要所に於けるＳＯＩ構造半導体装置を表す
要部切断側面図である。FIG. 7 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process key point for explaining a manufacturing process of another embodiment of the present invention.
【図８】本発明に於ける他の実施例の製造工程を解説す
るための工程要所に於けるＳＯＩ構造半導体装置を表す
要部切断側面図である。FIG. 8 is a side sectional view showing an essential part of an SOI structure semiconductor device at a process point for explaining a manufacturing process of another embodiment of the present invention.
【図９】ｎ型基板のダイシング・ラインにｐ型ウエルを
形成したチップを表す要部切断側面図である。FIG. 9 is a fragmentary side view showing a chip in which a p-type well is formed on a dicing line of an n-type substrate.
【図１０】ＳＯＩ基板のダイシング・ラインにｐ型ウエ
ルを形成したチップを表す要部切断側面図である。FIG. 10 is a fragmentary side view showing a chip in which a p-type well is formed on a dicing line of an SOI substrate.
２１ ｎ型シリコン素子形成基板 ２１Ａ ダイシング・ライン ２２ 絶縁膜 ２３ ｐ型シリコン支持基板 ２４ ｐ型分離ウエル ２５ 耐酸化性マスク膜 ２６ 絶縁膜 ２７ ｎ型電極コンタクト領域 ２８ 層間絶縁膜 ２９ 電極・配線 ３０ カバー膜 21 n-type silicon element forming substrate 21A dicing line 22 insulating film 23 p-type silicon support substrate 24 p-type isolation well 25 oxidation resistant mask film 26 insulating film 27 n-type electrode contact region 28 interlayer insulating film 29 electrode / wiring 30 cover film
Claims (2)
び絶縁膜及び反対導電型支持基板からなるＳＯＩ基板
と、 該一導電型素子形成用基板のダイシング・ラインに形成
され該反対導電型支持基板と同一電位に維持される反対
導電型分離ウエルとを備えてなることを特徴とするＳＯ
Ｉ構造半導体装置。1. An SOI substrate comprising a laminated substrate of one conductivity type element, an insulating film and a support substrate of opposite conductivity type, and an opposite conductivity type formed on a dicing line of the substrate for one conductivity type element formation. SO comprising a supporting substrate and an isolation well of opposite conductivity type maintained at the same potential
I-structure semiconductor device.
ルと切り離されてフローティング状態に保持されてなる
ことを特徴とする請求項１記載のＳＯＩ構造半導体装
置。2. The SOI structure semiconductor device according to claim 1, wherein the opposite conductivity type support substrate is separated from the opposite conductivity type isolation well and is held in a floating state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230292A JPH05326687A (en) | 1992-05-25 | 1992-05-25 | Soi structure semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230292A JPH05326687A (en) | 1992-05-25 | 1992-05-25 | Soi structure semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326687A true JPH05326687A (en) | 1993-12-10 |
Family
ID=15078125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13230292A Withdrawn JPH05326687A (en) | 1992-05-25 | 1992-05-25 | Soi structure semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326687A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006084469A (en) * | 2004-09-14 | 2006-03-30 | Robert Bosch Gmbh | Micromachining-type component and manufacturing method thereof |
-
1992
- 1992-05-25 JP JP13230292A patent/JPH05326687A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006084469A (en) * | 2004-09-14 | 2006-03-30 | Robert Bosch Gmbh | Micromachining-type component and manufacturing method thereof |
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