JPH05324760A - 論理回路自動合成装置 - Google Patents
論理回路自動合成装置Info
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- JPH05324760A JPH05324760A JP4154221A JP15422192A JPH05324760A JP H05324760 A JPH05324760 A JP H05324760A JP 4154221 A JP4154221 A JP 4154221A JP 15422192 A JP15422192 A JP 15422192A JP H05324760 A JPH05324760 A JP H05324760A
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- logic
- logic element
- logic circuit
- technology
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 遅延改善に適した論理素子を生成し活用する
ことで、遅延制約を満足した高品質な論理回路を合成す
る。 【構成】 論理構造と電気的制約条件を入力として新た
な論理素子を生成し、または信号の削除や追加に伴う論
理素子の割り付けを行い、この論理素子をその電気的特
性とともに上記テクノロジライブラリ3に登録する論理
素子生成手段7を備え、論理素子併合手段8に、該論理
素子生成手段7を利用して生成した論理素子を使って遅
延違反を起している経路上の論理素子を併合させる。
ことで、遅延制約を満足した高品質な論理回路を合成す
る。 【構成】 論理構造と電気的制約条件を入力として新た
な論理素子を生成し、または信号の削除や追加に伴う論
理素子の割り付けを行い、この論理素子をその電気的特
性とともに上記テクノロジライブラリ3に登録する論理
素子生成手段7を備え、論理素子併合手段8に、該論理
素子生成手段7を利用して生成した論理素子を使って遅
延違反を起している経路上の論理素子を併合させる。
Description
【0001】
【産業上の利用分野】この発明は、テクノロジに独立な
論理回路から対象のテクノロジに依存した論理回路を自
動合成する論理回路自動合成装置に関するものである。
論理回路から対象のテクノロジに依存した論理回路を自
動合成する論理回路自動合成装置に関するものである。
【0002】
【従来の技術】近年、LSI開発において回路規模の増
大や製品寿命の短命化などから、設計効率の向上を図る
ために様々な論理回路合成装置が開発されている。一般
に、これらの論理回路合成装置は論理回路の要求仕様を
テクノロジに独立した論理素子から構成される論理回路
に変換した後、この論理回路に対して、対象テクノロジ
で使用可能な論理素子を遅延等の制約を満足するように
割り付けている。
大や製品寿命の短命化などから、設計効率の向上を図る
ために様々な論理回路合成装置が開発されている。一般
に、これらの論理回路合成装置は論理回路の要求仕様を
テクノロジに独立した論理素子から構成される論理回路
に変換した後、この論理回路に対して、対象テクノロジ
で使用可能な論理素子を遅延等の制約を満足するように
割り付けている。
【0003】図6は論理回路自動合成装置を示すブロッ
ク図であり、図において、1はテクノロジに独立な論理
回路と遅延の制約を入力するテクノロジ独立論理回路入
力手段、2は上記論理回路と遅延の制約を対象テクノロ
ジで使用可能な論理素子で構成された論理回路に変換し
て出力するテクノロジ依存論理回路出力手段である。
ク図であり、図において、1はテクノロジに独立な論理
回路と遅延の制約を入力するテクノロジ独立論理回路入
力手段、2は上記論理回路と遅延の制約を対象テクノロ
ジで使用可能な論理素子で構成された論理回路に変換し
て出力するテクノロジ依存論理回路出力手段である。
【0004】また、3は上記論理素子とこれの電気的特
性を格納するテクノロジライブラリ、4は入力された論
理回路を保持するとともに、合成処理のための作業領域
を提供する論理回路記憶手段、5はテクノロジライブラ
リ3に登録されている論理素子を論理回路記憶手段4に
保持されている論理回路へ割り付けする論理素子割り付
け手段である。
性を格納するテクノロジライブラリ、4は入力された論
理回路を保持するとともに、合成処理のための作業領域
を提供する論理回路記憶手段、5はテクノロジライブラ
リ3に登録されている論理素子を論理回路記憶手段4に
保持されている論理回路へ割り付けする論理素子割り付
け手段である。
【0005】さらに、6は論理素子の割り付けが終った
論理回路の遅延を、テクノロジライブラリ3が保持する
論理素子の電気的特性をもとに計算し、遅延制約に違反
する論理回路上の経路についての情報を提供するクリテ
ィカルパス検出手段である。
論理回路の遅延を、テクノロジライブラリ3が保持する
論理素子の電気的特性をもとに計算し、遅延制約に違反
する論理回路上の経路についての情報を提供するクリテ
ィカルパス検出手段である。
【0006】次に動作について、上記論理回路自動合成
装置による論理回路の合成処理を示す図7のフローチャ
ートを参照しながら説明する。
装置による論理回路の合成処理を示す図7のフローチャ
ートを参照しながら説明する。
【0007】まず、論理素子割り付け手段5はテクノロ
ジ独立論理回路入力手段1を通して論理回路記憶手段4
内に保持されている論理回路に対し、テクノロジライブ
ラリ3に登録されている論理素子を割り付ける(ステッ
プST1)。
ジ独立論理回路入力手段1を通して論理回路記憶手段4
内に保持されている論理回路に対し、テクノロジライブ
ラリ3に登録されている論理素子を割り付ける(ステッ
プST1)。
【0008】次に、クリティカルパス検出手段6は論理
素子の割り付けが完了した論理回路の遅延を計算し、そ
の結果と遅延制約とを照らし合わせて、違反している論
理回路の経路(以後、これをクリティカルパスという)
上の論理素子や遅延値等の情報を提供する(ステップS
T2)。
素子の割り付けが完了した論理回路の遅延を計算し、そ
の結果と遅延制約とを照らし合わせて、違反している論
理回路の経路(以後、これをクリティカルパスという)
上の論理素子や遅延値等の情報を提供する(ステップS
T2)。
【0009】また、このステップST2の結果を受け
て、クリティカルパスが存在する場合には、以降の処理
ステップで論理素子の割り付けの見直しが行われるが、
そうでない場合には、論理回路記憶手段4内の回路を出
力して処理を終了する(ステップST3)。
て、クリティカルパスが存在する場合には、以降の処理
ステップで論理素子の割り付けの見直しが行われるが、
そうでない場合には、論理回路記憶手段4内の回路を出
力して処理を終了する(ステップST3)。
【0010】続いて、ステップST4ではクリティカル
パスの遅延を改善するような論理素子がテクノロジライ
ブラリ3に存在するか否かを判断する。そして論理素子
の割り付け方で代替案があれば、論理素子割り付け手段
5が論理素子の再割り付けを行う(ステップST5)。
代替案がない場合には遅延制約が満たされないテクノロ
ジ依存の論理回路を出力する。
パスの遅延を改善するような論理素子がテクノロジライ
ブラリ3に存在するか否かを判断する。そして論理素子
の割り付け方で代替案があれば、論理素子割り付け手段
5が論理素子の再割り付けを行う(ステップST5)。
代替案がない場合には遅延制約が満たされないテクノロ
ジ依存の論理回路を出力する。
【0011】図8はアンド素子21,ノア素子22,イ
ンバータ23〜25の抽象的な論理素子で構成された図
8(a)に示すような論理回路が、テクノロジライブラ
リ内の論理素子である2つのナンド26,27と一つの
インバータ28とを用いた図8(b)に示すような回路
に変換される様子を表している。
ンバータ23〜25の抽象的な論理素子で構成された図
8(a)に示すような論理回路が、テクノロジライブラ
リ内の論理素子である2つのナンド26,27と一つの
インバータ28とを用いた図8(b)に示すような回路
に変換される様子を表している。
【0012】また、図9はクリティカルパスの遅延を改
善するための再変換処理を説明する図であり、インバー
タ29およびナンド素子30,31を通り、かつ図中の
Cが付されている信号経路は、いずれもクリティカルパ
スを示している。そして図9(b)では同図(a)の低
速なナンド素子31を、これよりも高速な素子32に置
換する方法を、また同図(c)は複合ゲートと呼ばれる
素子33およびインバータ34を利用してクリティカル
パス上の素子数を削減する方法を示している。特に、今
日のように微細化が進んで配線遅延の遅延全体に占める
割合が大きくなるような状況では、後者の方法は有効で
ある。
善するための再変換処理を説明する図であり、インバー
タ29およびナンド素子30,31を通り、かつ図中の
Cが付されている信号経路は、いずれもクリティカルパ
スを示している。そして図9(b)では同図(a)の低
速なナンド素子31を、これよりも高速な素子32に置
換する方法を、また同図(c)は複合ゲートと呼ばれる
素子33およびインバータ34を利用してクリティカル
パス上の素子数を削減する方法を示している。特に、今
日のように微細化が進んで配線遅延の遅延全体に占める
割合が大きくなるような状況では、後者の方法は有効で
ある。
【0013】
【発明が解決しようとする課題】従来の論理回路自動合
成装置は以上のように構成されているので、論理回路の
品質は予めテクノロジライブラリの中に準備されている
論理素子のレパートリーに大きく影響され、従って、テ
クノロジライブラリの素子の品揃えについては、慎重に
検討されるべきではあるが、様々な回路パターンや電気
的な条件を考慮して、遅延改善に有効な論理素子を予め
準備することは困難であるなどの問題点があった。
成装置は以上のように構成されているので、論理回路の
品質は予めテクノロジライブラリの中に準備されている
論理素子のレパートリーに大きく影響され、従って、テ
クノロジライブラリの素子の品揃えについては、慎重に
検討されるべきではあるが、様々な回路パターンや電気
的な条件を考慮して、遅延改善に有効な論理素子を予め
準備することは困難であるなどの問題点があった。
【0014】また、通常は、使用頻度の高いと思われる
少数の論理素子だけが登録されたテクノロジライブラリ
を利用しており、このことが遅延の改善幅を小さくする
ため、設計制約違反を満たすことのできない回路を生成
してしまうなどの問題点があった。
少数の論理素子だけが登録されたテクノロジライブラリ
を利用しており、このことが遅延の改善幅を小さくする
ため、設計制約違反を満たすことのできない回路を生成
してしまうなどの問題点があった。
【0015】この発明は上記のような問題点を解消する
ためになされたもので、回路の遅延時間の改善幅を大き
くし、与えられた遅延時間を満たすような回路を合成す
る論理回路自動合成装置を得ることを目的とする。
ためになされたもので、回路の遅延時間の改善幅を大き
くし、与えられた遅延時間を満たすような回路を合成す
る論理回路自動合成装置を得ることを目的とする。
【0016】
【課題を解決するための手段】この発明に係る論理回路
自動合成装置は、対象のテクノロジで使用可能な論理素
子とこの論理素子の電気的特性を格納するテクノロジラ
イブラリと、入力された論理回路を保持するとともに、
合成処理のための作業領域を提供する論理回路記憶手段
と、上記テクノロジに独立な論理回路およびテクノロジ
依存の論理回路に対し、上記テクノロジライブラリ中の
論理素子を割り付ける論理素子割り付け手段と、この論
理素子の割り付け後の論理回路に対し、遅延を計算して
遅延制約に違反する経路の情報を提供するクリティカル
パス検出手段と、論理構造と電気的制約条件を入力とし
て新たな論理素子を生成し、または信号の削除や追加に
伴う論理素子の割り付けを行い、この論理素子をその電
気的特性とともに上記テクノロジライブラリに登録する
論理素子生成手段とを備え、論理素子併合手段に、該論
理素子生成手段を利用して生成した論理素子を使って遅
延違反を起こしている経路上の論理素子を併合させるよ
うにしたものである。
自動合成装置は、対象のテクノロジで使用可能な論理素
子とこの論理素子の電気的特性を格納するテクノロジラ
イブラリと、入力された論理回路を保持するとともに、
合成処理のための作業領域を提供する論理回路記憶手段
と、上記テクノロジに独立な論理回路およびテクノロジ
依存の論理回路に対し、上記テクノロジライブラリ中の
論理素子を割り付ける論理素子割り付け手段と、この論
理素子の割り付け後の論理回路に対し、遅延を計算して
遅延制約に違反する経路の情報を提供するクリティカル
パス検出手段と、論理構造と電気的制約条件を入力とし
て新たな論理素子を生成し、または信号の削除や追加に
伴う論理素子の割り付けを行い、この論理素子をその電
気的特性とともに上記テクノロジライブラリに登録する
論理素子生成手段とを備え、論理素子併合手段に、該論
理素子生成手段を利用して生成した論理素子を使って遅
延違反を起こしている経路上の論理素子を併合させるよ
うにしたものである。
【0017】
【作用】この発明における論理素子生成手段は、所望の
論理構成と電気的特性を有する論理素子を必要に応じて
生成するために、予め遅延改善に有効と思われる論理素
子からなる巨大なテクノロジライブラリを構築する必要
をなくする。
論理構成と電気的特性を有する論理素子を必要に応じて
生成するために、予め遅延改善に有効と思われる論理素
子からなる巨大なテクノロジライブラリを構築する必要
をなくする。
【0018】また、論理素子併合手段は、クリティカル
パス上の論理素子を併合するのに適した新しい論理素子
を論理素子生成手段から得るために、有限個の論理素子
で構築されたテクノロジライブラリの制約を用いる従来
の論理合成装置に比べ、高い遅延改善能力を持たせられ
るように機能する。
パス上の論理素子を併合するのに適した新しい論理素子
を論理素子生成手段から得るために、有限個の論理素子
で構築されたテクノロジライブラリの制約を用いる従来
の論理合成装置に比べ、高い遅延改善能力を持たせられ
るように機能する。
【0019】
【実施例】実施例1.以下、この発明の一実施例を図に
ついて説明する。図1において、1はテクノロジに独立
な論理回路と遅延の制約を入力するテクノロジ独立論理
回路入力手段、2は上記論理回路と遅延の制約を対象テ
クノロジで使用可能な論理素子で構成された論理回路に
変換して出力するテクノロジ依存論理回路出力手段であ
る。
ついて説明する。図1において、1はテクノロジに独立
な論理回路と遅延の制約を入力するテクノロジ独立論理
回路入力手段、2は上記論理回路と遅延の制約を対象テ
クノロジで使用可能な論理素子で構成された論理回路に
変換して出力するテクノロジ依存論理回路出力手段であ
る。
【0020】また、3は上記論理素子とこれの電気的特
性を格納するテクノロジライブラリ、4は入力された論
理回路を保持するとともに、合成処理のための作業領域
を提供する論理回路記憶手段、5はテクノロジライブラ
リ3に登録されている論理素子を論理回路記憶手段4に
保持されている論理回路へ割り付けする論理素子割り付
け手段である。
性を格納するテクノロジライブラリ、4は入力された論
理回路を保持するとともに、合成処理のための作業領域
を提供する論理回路記憶手段、5はテクノロジライブラ
リ3に登録されている論理素子を論理回路記憶手段4に
保持されている論理回路へ割り付けする論理素子割り付
け手段である。
【0021】さらに、6は論理素子の割り付けが終った
論理回路の遅延を、テクノロジライブラリ3が保持する
論理素子の電気的特性をもとに計算し、遅延制約に違反
する論理回路上の経路についての情報を提供するクリテ
ィカルパス検出手段である。
論理回路の遅延を、テクノロジライブラリ3が保持する
論理素子の電気的特性をもとに計算し、遅延制約に違反
する論理回路上の経路についての情報を提供するクリテ
ィカルパス検出手段である。
【0022】また、7は論理構造と電気的制約条件を入
力として新たな論理素子を生成し、この論理素子をその
電気的特性とともにテクノロジライブラリに登録する論
理素子生成手段、8は論理素子生成手段7を利用して生
成された論理素子を利用して遅延違反経路上の論理素子
を併合する論理素子併合手段である。
力として新たな論理素子を生成し、この論理素子をその
電気的特性とともにテクノロジライブラリに登録する論
理素子生成手段、8は論理素子生成手段7を利用して生
成された論理素子を利用して遅延違反経路上の論理素子
を併合する論理素子併合手段である。
【0023】次に動作について、図2のフローチャート
に沿って説明する。まず、論理素子割り付け手段5はテ
クノロジ独立論理回路入力手段1を通して論理回路記憶
手段4内に保持されている論理回路に対し、テクノロジ
ライブラリ3に登録されている論理素子を割り付ける
(ステップST1)。
に沿って説明する。まず、論理素子割り付け手段5はテ
クノロジ独立論理回路入力手段1を通して論理回路記憶
手段4内に保持されている論理回路に対し、テクノロジ
ライブラリ3に登録されている論理素子を割り付ける
(ステップST1)。
【0024】次に、クリティカルパス検出手段6は論理
素子の割り付けが完了した論理回路の遅延を計算し、そ
の結果と遅延制約とを照らし合わせて、違反している論
理回路の経路上の論理素子や遅延値等の情報を提供する
(ステップST2)。
素子の割り付けが完了した論理回路の遅延を計算し、そ
の結果と遅延制約とを照らし合わせて、違反している論
理回路の経路上の論理素子や遅延値等の情報を提供する
(ステップST2)。
【0025】また、このステップST2の結果を受け
て、クリティカルパスが存在する場合には、以降の処理
ステップで論理素子の割り付けの見直しが行われるが、
そうでない場合には、論理回路記憶手段4内の回路を出
力して処理を終了する(ステップST3)。
て、クリティカルパスが存在する場合には、以降の処理
ステップで論理素子の割り付けの見直しが行われるが、
そうでない場合には、論理回路記憶手段4内の回路を出
力して処理を終了する(ステップST3)。
【0026】続いて、ステップST4ではクリティカル
パスの遅延を改善するような論理素子がテクノロジライ
ブラリ3に存在するか否かを判断する。そして論理素子
の割り付け方で代替案があれば、論理素子割り付け手段
5が論理素子の再割り付けを行う(ステップST5)。
代替案がない場合には、以降、新しい論理素子を使った
再割り付け処理へと進む(ステップST6)。
パスの遅延を改善するような論理素子がテクノロジライ
ブラリ3に存在するか否かを判断する。そして論理素子
の割り付け方で代替案があれば、論理素子割り付け手段
5が論理素子の再割り付けを行う(ステップST5)。
代替案がない場合には、以降、新しい論理素子を使った
再割り付け処理へと進む(ステップST6)。
【0027】すなわち、このステップST6では、クリ
ティカルパス上の隣接する論理素子を選択し、これを一
つの論理素子に置き換えるために必要な論理素子の論理
構造と、この論理素子が持つべき電気的特性を決定す
る。なお、以上の処理は論理素子併合手段8が行うが、
予め論理素子のピン数に上限値を設定しておけば、入力
ピン数の大きな論理素子の生成を抑制することができ、
レイアウト性への悪影響を予防することが可能となる。
ティカルパス上の隣接する論理素子を選択し、これを一
つの論理素子に置き換えるために必要な論理素子の論理
構造と、この論理素子が持つべき電気的特性を決定す
る。なお、以上の処理は論理素子併合手段8が行うが、
予め論理素子のピン数に上限値を設定しておけば、入力
ピン数の大きな論理素子の生成を抑制することができ、
レイアウト性への悪影響を予防することが可能となる。
【0028】次に、ステップST6で決定された仕様を
満足する論理素子が生成可能であるか否かを判断し、可
能な場合には、生成可能な論理素子の集合から一つを選
んで論理生成処理を行う。そうでない場合には処理を終
了する(ステップST7)。
満足する論理素子が生成可能であるか否かを判断し、可
能な場合には、生成可能な論理素子の集合から一つを選
んで論理生成処理を行う。そうでない場合には処理を終
了する(ステップST7)。
【0029】続いて、論理素子生成手段7がステップS
T7で選択した仕様を基に、論理素子を生成する。この
時、その後のクリティカルパスの検出や電気的制約の検
査を可能とするために、この論理素子の遅延値や出力駆
動能力等を算出する。
T7で選択した仕様を基に、論理素子を生成する。この
時、その後のクリティカルパスの検出や電気的制約の検
査を可能とするために、この論理素子の遅延値や出力駆
動能力等を算出する。
【0030】次に、論理素子に識別名をつけてテクノロ
ジライブラリに登録する(ステップST9)。最後に、
この論理素子とクリティカルパス上の対象となっている
論理素子とが置き換えられる。そして、以上のステップ
ST2からステップST9までの再割り付け処理が繰り
返される。
ジライブラリに登録する(ステップST9)。最後に、
この論理素子とクリティカルパス上の対象となっている
論理素子とが置き換えられる。そして、以上のステップ
ST2からステップST9までの再割り付け処理が繰り
返される。
【0031】図3は論理素子の併合処理を説明する図で
ある。同図(a)のクリティカルパス上のインバータ9
と複合素子10を一つにまとめることができる論理素子
がテクノロジライブラリになくても、論理素子生成手段
7によって同図(b)のような複合素子11を新しく追
加することで、二つの素子の併合が可能となる。ここ
で、41はノア素子、42はナンド素子である。
ある。同図(a)のクリティカルパス上のインバータ9
と複合素子10を一つにまとめることができる論理素子
がテクノロジライブラリになくても、論理素子生成手段
7によって同図(b)のような複合素子11を新しく追
加することで、二つの素子の併合が可能となる。ここ
で、41はノア素子、42はナンド素子である。
【0032】なお、論理素子生成手段7に論理素子の生
成を命じるためには、以下のような情報が必要である。
最も簡単な情報の提供方法は併合前の論理素子名と接続
関係を与える方法である。この場合には、論理素子生成
手段7はレイアウトの最適化を行なわずに、それぞれの
論理素子のレイアウトパターンを再現して接続するだけ
でも良い。
成を命じるためには、以下のような情報が必要である。
最も簡単な情報の提供方法は併合前の論理素子名と接続
関係を与える方法である。この場合には、論理素子生成
手段7はレイアウトの最適化を行なわずに、それぞれの
論理素子のレイアウトパターンを再現して接続するだけ
でも良い。
【0033】(1)論理構造 クリティカルパスの遅延を確実に改善し、クリティカル
パス以外のパス遅延の変化を生じないようにあるいは最
小に抑えるために、併合前の論理構造を保存する必要が
ある。図3の場合には所望の論理構造は論理式Y=^
((^ A+B)* C)で表すことができる。ここで、
+は論理和、* は論理積、^は否定を表している。
パス以外のパス遅延の変化を生じないようにあるいは最
小に抑えるために、併合前の論理構造を保存する必要が
ある。図3の場合には所望の論理構造は論理式Y=^
((^ A+B)* C)で表すことができる。ここで、
+は論理和、* は論理積、^は否定を表している。
【0034】(2)出力ピンの駆動能力と入力ピンの容
量論理素子を置換する際に、駆動能力の不足から余分な
ドライバーを必要としないために、出力ピンの駆動能力
と入力ピンの容量を指定しなければならない。図3の場
合には複合素子11の出力ピンに要求される駆動能力は
複合素子10の出力ピンの駆動能力があれば十分であ
る。また、複合素子11の入力ピン12の容量はインバ
ータ9の入力ピン13の容量と同じかそれ以下にしなけ
ればならない。
量論理素子を置換する際に、駆動能力の不足から余分な
ドライバーを必要としないために、出力ピンの駆動能力
と入力ピンの容量を指定しなければならない。図3の場
合には複合素子11の出力ピンに要求される駆動能力は
複合素子10の出力ピンの駆動能力があれば十分であ
る。また、複合素子11の入力ピン12の容量はインバ
ータ9の入力ピン13の容量と同じかそれ以下にしなけ
ればならない。
【0035】(3)遅延制約 当然のことながら、新しく生成される論理素子の遅延は
併合前の遅延よりも短くなくてはならない。図4の併合
例の場合には、アンド素子43および排他的ノア素子4
4を複合素子45とする場合において、各素子43〜4
5において、D1+D2〈d1+d2+d3+d4がク
リティカルパスの遅延に関する最低限必要な制約であ
る。ここで、D1,D2,d1,d2,d3,d4は対
応する素子43〜45の固有遅延あるいは配線遅延を表
している。
併合前の遅延よりも短くなくてはならない。図4の併合
例の場合には、アンド素子43および排他的ノア素子4
4を複合素子45とする場合において、各素子43〜4
5において、D1+D2〈d1+d2+d3+d4がク
リティカルパスの遅延に関する最低限必要な制約であ
る。ここで、D1,D2,d1,d2,d3,d4は対
応する素子43〜45の固有遅延あるいは配線遅延を表
している。
【0036】実施例2.なお、上記実施例ではクリティ
カルパス上の隣接する論理素子を併合するために、新た
な論理素子を生成して利用するものを示したが、これに
限らず、遅延の大局部な最適化から生じる信号の削除や
追加に伴う論理素子の再割り付けを行うようにしても上
記実施例と同様の効果を奏する。
カルパス上の隣接する論理素子を併合するために、新た
な論理素子を生成して利用するものを示したが、これに
限らず、遅延の大局部な最適化から生じる信号の削除や
追加に伴う論理素子の再割り付けを行うようにしても上
記実施例と同様の効果を奏する。
【0037】図5はクリティカルパス上の信号線14を
切断し、そのかわりこの切断によって複合素子46の論
理が変化しないように、別の2本の信号線15,16を
追加している様子を表している。従来ではテクノロジラ
イブラリに対応する素子がないために、同図(b)のよ
うにオア素子17が必要となったが、この発明では同図
(c)のように新しい論理素子46aを生成するため、
従来装置に比べて大きな遅延改善効果が得られる。
切断し、そのかわりこの切断によって複合素子46の論
理が変化しないように、別の2本の信号線15,16を
追加している様子を表している。従来ではテクノロジラ
イブラリに対応する素子がないために、同図(b)のよ
うにオア素子17が必要となったが、この発明では同図
(c)のように新しい論理素子46aを生成するため、
従来装置に比べて大きな遅延改善効果が得られる。
【0038】
【発明の効果】以上のように、この発明によれば対象の
テクノロジで使用可能な論理素子とこの論理素子の電気
的特性を格納するテクノロジライブラリと、入力された
論理回路を保持するとともに、合成処理のための作業領
域を提供する論理回路記憶手段と、上記テクノロジに独
立な論理回路およびテクノロジ依存の論理回路に対し、
上記テクノロジライブラリ中の論理素子を割り付ける論
理素子割り付け手段と、この論理素子の割り付け後の論
理回路に対し、遅延を計算して遅延制約に違反する経路
の情報を提供するクリティカルパス検出手段と、論理構
造と電気的制約条件を入力として新たな論理素子を生成
し、または信号の削除や追加に伴う論理素子の割り付け
を行い、この論理素子をその電気的特性とともに上記テ
クノロジライブラリに登録する論理素子生成手段とを備
え、論理素子併合手段に、該論理素子生成手段を利用し
て生成した論理素子を使って遅延違反を起している経路
上の論理素子を併合させるように構成したので、テクノ
ロジライブラリ内の論理素子の品揃え不足から起る回路
品質の低下を抑制し、高い遅延改善能力を発揮できるも
のが得られる効果がある。
テクノロジで使用可能な論理素子とこの論理素子の電気
的特性を格納するテクノロジライブラリと、入力された
論理回路を保持するとともに、合成処理のための作業領
域を提供する論理回路記憶手段と、上記テクノロジに独
立な論理回路およびテクノロジ依存の論理回路に対し、
上記テクノロジライブラリ中の論理素子を割り付ける論
理素子割り付け手段と、この論理素子の割り付け後の論
理回路に対し、遅延を計算して遅延制約に違反する経路
の情報を提供するクリティカルパス検出手段と、論理構
造と電気的制約条件を入力として新たな論理素子を生成
し、または信号の削除や追加に伴う論理素子の割り付け
を行い、この論理素子をその電気的特性とともに上記テ
クノロジライブラリに登録する論理素子生成手段とを備
え、論理素子併合手段に、該論理素子生成手段を利用し
て生成した論理素子を使って遅延違反を起している経路
上の論理素子を併合させるように構成したので、テクノ
ロジライブラリ内の論理素子の品揃え不足から起る回路
品質の低下を抑制し、高い遅延改善能力を発揮できるも
のが得られる効果がある。
【図1】この発明の一実施例による論理回路自動合成装
置を示すブロック図である。
置を示すブロック図である。
【図2】この発明の一実施例による論理回路自動合成処
理の手順を示すフローチャートである。
理の手順を示すフローチャートである。
【図3】この発明による論理素子の併合処理を説明する
説明図である。
説明図である。
【図4】この発明による論理素子の併合処理に関する遅
延制約を説明する説明図である。
延制約を説明する説明図である。
【図5】この発明による信号線の削除と追加に伴う再割
り付け処理の様子を示す説明図である。
り付け処理の様子を示す説明図である。
【図6】従来の論理回路自動合成装置を示すブロック図
である。
である。
【図7】従来の論理回路自動合成処理の手順を示すフロ
ーチャートである。
ーチャートである。
【図8】従来の論理素子の割り付けの様子を示す説明図
である。
である。
【図9】従来の遅延改善のための再割り付け処理の様子
を示す説明図である。
を示す説明図である。
3 テクノロジライブラリ 4 論理回路記憶手段 5 論理素子割り付け手段 6 クリティカルパス検出手段 7 論理素子生成手段 8 論理素子併合手段
Claims (1)
- 【請求項1】 テクノロジに独立な論理素子のネットワ
ークとして記述された論理回路から対象テクノロジの下
で予め入力された遅延制約を満足する論理回路を生成す
る論理回路自動合成装置において、対象のテクノロジで
使用可能な論理素子とこの論理素子の電気的特性を格納
するテクノロジライブラリと、入力された論理回路を保
持するとともに、合成処理のための作業領域を提供する
論理回路記憶手段と、上記テクノロジに独立な論理回路
およびテクノロジ依存の論理回路に対し、上記テクノロ
ジライブラリ中の論理素子を割り付ける論理素子割り付
け手段と、この論理素子の割り付け後の論理回路に対
し、遅延を計算して上記遅延制約に違反する経路の情報
を提供するクリティカルパス検出手段と、論理構造と電
気的制約条件を入力として新たな論理素子を生成し、ま
たは信号の削除や追加に伴う論理素子の再割り付けを行
い、この論理素子をその電気的特性とともに上記テクノ
ロジライブラリに登録する論理素子生成手段と、該論理
素子生成手段を利用して生成した論理素子を使って遅延
違反を起している経路上の論理素子を併合する論理素子
併合手段とを備えたことを特徴とする論理回路自動合成
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4154221A JPH05324760A (ja) | 1992-05-22 | 1992-05-22 | 論理回路自動合成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4154221A JPH05324760A (ja) | 1992-05-22 | 1992-05-22 | 論理回路自動合成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05324760A true JPH05324760A (ja) | 1993-12-07 |
Family
ID=15579499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4154221A Pending JPH05324760A (ja) | 1992-05-22 | 1992-05-22 | 論理回路自動合成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05324760A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009169505A (ja) * | 2008-01-11 | 2009-07-30 | Fujitsu Microelectronics Ltd | セルライブラリ検証プログラム、該プログラムを記録した記録媒体、セルライブラリ検証装置、およびセルライブラリ検証方法 |
-
1992
- 1992-05-22 JP JP4154221A patent/JPH05324760A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009169505A (ja) * | 2008-01-11 | 2009-07-30 | Fujitsu Microelectronics Ltd | セルライブラリ検証プログラム、該プログラムを記録した記録媒体、セルライブラリ検証装置、およびセルライブラリ検証方法 |
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