JPH0531981B2 - - Google Patents
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- Publication number
- JPH0531981B2 JPH0531981B2 JP60250223A JP25022385A JPH0531981B2 JP H0531981 B2 JPH0531981 B2 JP H0531981B2 JP 60250223 A JP60250223 A JP 60250223A JP 25022385 A JP25022385 A JP 25022385A JP H0531981 B2 JPH0531981 B2 JP H0531981B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- preamble
- clock
- data signal
- Prior art date
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 32
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リピータ、特に、データ通信を行う
ローカルエリヤネツトワークに用いるリピータに
関する。
ローカルエリヤネツトワークに用いるリピータに
関する。
ローカルエリヤネツトワークのリピータは、プ
リアンブルを有するバースト状のデータ信号を送
受非同期で中継する必要があるため、先入れ先出
しバツフア（以下FIFOと略記する）を備えるの
が通例である。
リアンブルを有するバースト状のデータ信号を送
受非同期で中継する必要があるため、先入れ先出
しバツフア（以下FIFOと略記する）を備えるの
が通例である。
従来のかかるリピータの第一の従来例は、デー
タ信号が到着すると、そのクロツク（受信クロツ
ク（で順次データ信号をFIFOに書込み、受信ク
ロツクと中継送信する送信クロツクとの差および
最大データ長により定まるデータ数だけ書込まれ
た時刻に送信クロツクで読出しを開始して送信す
るデータ信号を得ていた。
タ信号が到着すると、そのクロツク（受信クロツ
ク（で順次データ信号をFIFOに書込み、受信ク
ロツクと中継送信する送信クロツクとの差および
最大データ長により定まるデータ数だけ書込まれ
た時刻に送信クロツクで読出しを開始して送信す
るデータ信号を得ていた。
したがつて、第一の従来例は、データ信号が到
着してから送信開始までにかなりの時間を必要と
するという欠点がある。
着してから送信開始までにかなりの時間を必要と
するという欠点がある。
この欠点を解決した第二の従来例として、あら
かじめ所要データ数のプリアンブルをFIFOに書
込んでおき、データ信号の到着を検出するとすぐ
書込んでおいたプリアンブルの読出しを開始し、
この読出しに続いて到着したデータ信号の読出し
に移るというリピータが提案されている。第二の
従来例は、このようにして中継により生じる遅延
時間を最小にできる。
かじめ所要データ数のプリアンブルをFIFOに書
込んでおき、データ信号の到着を検出するとすぐ
書込んでおいたプリアンブルの読出しを開始し、
この読出しに続いて到着したデータ信号の読出し
に移るというリピータが提案されている。第二の
従来例は、このようにして中継により生じる遅延
時間を最小にできる。
データ信号の受信開始後しばらくの間はデータ
誤りの発生確率が大きい。このために、第二の従
来例は、あらかじめ書込んでおいたプリアンブル
の読出しから到着したデータ信号（その先頭部分
もプリアンブルである）の読出しに移行したとこ
ろでプリアンブルが不連続になるおそれがあると
いう欠点がある。
誤りの発生確率が大きい。このために、第二の従
来例は、あらかじめ書込んでおいたプリアンブル
の読出しから到着したデータ信号（その先頭部分
もプリアンブルである）の読出しに移行したとこ
ろでプリアンブルが不連続になるおそれがあると
いう欠点がある。
本発明の目的は、上述の欠点を解決して中継遅
延時間を最少にでき、しかもプリアンブルが不連
続になるおそれのないリピータを提供することに
ある。
延時間を最少にでき、しかもプリアンブルが不連
続になるおそれのないリピータを提供することに
ある。
本発明のリピータは、プリアンブルを有するバ
ースト状のデータ信号を受信し順次先入れ先出し
バツフアに書込みあらかじめ定めたデータ数だけ
書込んだ後書込みクロツクとかならずしも同期し
ていない読出しクロツクで読出すことにより前記
データ信号を中継するリピータにおいて、前記プ
リアンブルと同一パターンの信号を前記読出しク
ロツクで発生するプリアンブル発生手段と、制御
信号が入力しているとき前記先入れ先出しバツフ
アの読出し出力を選択出力し入力していないとき
前記プリアンブル発生手段の出力を選択出力する
選択手段と、前記データ信号の到着を検出して前
記選択手段の出力を送信し前記先入れ先出しバツ
フアの読出し完了を検出して送信を停止する送信
制御手段と、前記先入れ先出しバツフアの読出し
開始後あらかじめ定めた時間の後前記先入れ先出
しバツフアの読出し出力と前記プリアンブル発生
手段の出力との一致判定をし一致している場合前
記先入れ先出しバツフアの読出し完了まで前記制
御信号を出力し一致していない場合あらかじめ定
めたパルス数だけ前記読出しクロツクを停止させ
た後ふたたび前記一致判定する制御手段とを含ん
で構成される。
ースト状のデータ信号を受信し順次先入れ先出し
バツフアに書込みあらかじめ定めたデータ数だけ
書込んだ後書込みクロツクとかならずしも同期し
ていない読出しクロツクで読出すことにより前記
データ信号を中継するリピータにおいて、前記プ
リアンブルと同一パターンの信号を前記読出しク
ロツクで発生するプリアンブル発生手段と、制御
信号が入力しているとき前記先入れ先出しバツフ
アの読出し出力を選択出力し入力していないとき
前記プリアンブル発生手段の出力を選択出力する
選択手段と、前記データ信号の到着を検出して前
記選択手段の出力を送信し前記先入れ先出しバツ
フアの読出し完了を検出して送信を停止する送信
制御手段と、前記先入れ先出しバツフアの読出し
開始後あらかじめ定めた時間の後前記先入れ先出
しバツフアの読出し出力と前記プリアンブル発生
手段の出力との一致判定をし一致している場合前
記先入れ先出しバツフアの読出し完了まで前記制
御信号を出力し一致していない場合あらかじめ定
めたパルス数だけ前記読出しクロツクを停止させ
た後ふたたび前記一致判定する制御手段とを含ん
で構成される。
次に、本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
第１図に示すリピータは、データ信号101を入
力し受信イネーブル信号102，書込みクロツク信
号103，受信データ信号104を出力する自信回路１
（たとえばAMD社のAm7992）と、受信イネーブ
ル信号102，受信データ信号104をデータ入力端
DI2，DI1に入力し書込みクロツク信号103，読出
しクロツク信号109をクロツク入力端ICL，OCL
に入力し信号110，送信データ信号111をデータ出
力端DO2，DO1から出力するFIFO２（たとえば
TI社の74S225）と、受信イネーブル信号102，送
信クロツク信号108を入力し信号105を出力する同
期化回路３と、信号105，110を入力し送信イネー
ブル信号106を出力するORゲート４と、送信イ
ネーブル信号106，信号114を入力し送信クロツク
信号108，データ信号115を出力する送信回路５
（たとえばAMD社のAm7992）と、送信イネーブ
ル信号106，送信データ信号111，プリアンブル信
号112，送信クロツク信号108を入力し制御信号
107，113を出力する制御回路６と、制御信号107、
送信クロツク信号108を入力し読出しクロツク信
号109を出力するANDゲート７と、送信クロツク
信号108を入力しプリアンブル信号112を出力する
プリアンブル発生器８と、送信データ信号111，
プリアンブル信号112，制御信号113を入力し信号
114を出力するセレクタ９とを含んで構成されて
いる。
力し受信イネーブル信号102，書込みクロツク信
号103，受信データ信号104を出力する自信回路１
（たとえばAMD社のAm7992）と、受信イネーブ
ル信号102，受信データ信号104をデータ入力端
DI2，DI1に入力し書込みクロツク信号103，読出
しクロツク信号109をクロツク入力端ICL，OCL
に入力し信号110，送信データ信号111をデータ出
力端DO2，DO1から出力するFIFO２（たとえば
TI社の74S225）と、受信イネーブル信号102，送
信クロツク信号108を入力し信号105を出力する同
期化回路３と、信号105，110を入力し送信イネー
ブル信号106を出力するORゲート４と、送信イ
ネーブル信号106，信号114を入力し送信クロツク
信号108，データ信号115を出力する送信回路５
（たとえばAMD社のAm7992）と、送信イネーブ
ル信号106，送信データ信号111，プリアンブル信
号112，送信クロツク信号108を入力し制御信号
107，113を出力する制御回路６と、制御信号107、
送信クロツク信号108を入力し読出しクロツク信
号109を出力するANDゲート７と、送信クロツク
信号108を入力しプリアンブル信号112を出力する
プリアンブル発生器８と、送信データ信号111，
プリアンブル信号112，制御信号113を入力し信号
114を出力するセレクタ９とを含んで構成されて
いる。
第２図は第１図に示す実施例の動作を説明する
ためのタイムチヤートである。
ためのタイムチヤートである。
第１図に示すリピータの動作について第２図を
参照しながら説明する。
参照しながら説明する。
時刻t1から時刻t6まで、データ信号101が受信
回路１に入力する。第２図に図示するようにデー
タ信号101は斜線でハツチングしたプリアンブル
部分と白抜きしたデータ部分とを有している。プ
リアンブル部分のビツトパターンは“１”と
“０”との繰返しであるものとする。
回路１に入力する。第２図に図示するようにデー
タ信号101は斜線でハツチングしたプリアンブル
部分と白抜きしたデータ部分とを有している。プ
リアンブル部分のビツトパターンは“１”と
“０”との繰返しであるものとする。
受信回路１は、データ信号101の入力している
間それを検出して時刻t2から時刻t7まで受信イネ
ーブル信号102として“１”を出力する。また、
プリアンブル部分からデータ信号101のクロツク
を再生し、再生したクロツクが安定すると書込み
クロツク信号103として出力し、同時に受信デー
タ信号104を出力する。クロツク再生が安定する
までの間に相当するデータ信号101の（頭の）部
分は受信データ信号104にはならず捨てられる。
間それを検出して時刻t2から時刻t7まで受信イネ
ーブル信号102として“１”を出力する。また、
プリアンブル部分からデータ信号101のクロツク
を再生し、再生したクロツクが安定すると書込み
クロツク信号103として出力し、同時に受信デー
タ信号104を出力する。クロツク再生が安定する
までの間に相当するデータ信号101の（頭の）部
分は受信データ信号104にはならず捨てられる。
FIFO２は、書込みクロツク信号103により受信
イネーブル信号102，受信データ信号104を書込
む。
イネーブル信号102，受信データ信号104を書込
む。
同期化回路３は、受信イネーブル信号102の立
上りのすぐ後、送信クロツク信号108に同期して
信号105を“１”にし、受信イネーブル信号102の
立下りのすぐ後、送信クロツク信号108に同期し
て信号105を“０”にする。この間信号105は
“１”に保たれる。したがつて第２図では、時刻
t2から時刻t7までの信号105が“１”であるよう
に図示されている。信号105が立上るとORゲー
ト４の出力である送信イネーブル信号106が“１”
になる（FIFO２の読出しはまだ開始していない
ので信号110は“０”である）。
上りのすぐ後、送信クロツク信号108に同期して
信号105を“１”にし、受信イネーブル信号102の
立下りのすぐ後、送信クロツク信号108に同期し
て信号105を“０”にする。この間信号105は
“１”に保たれる。したがつて第２図では、時刻
t2から時刻t7までの信号105が“１”であるよう
に図示されている。信号105が立上るとORゲー
ト４の出力である送信イネーブル信号106が“１”
になる（FIFO２の読出しはまだ開始していない
ので信号110は“０”である）。
制御回路６は、送信イネーブル信号106の立上
りによつて時刻t2を知る。以降FIFO２に書込ま
れた受信イネーブル信号102，受信データ信号104
の先頭ビツトがデータ出力端DO2，DO1に到達す
るまでの時間と、書込みクロツク信号103と送信
クロツク信号108との周期の差およびデータ信号
101の最大データ長により定まるデータ数だけ書
込まれる時間との和をカウントし、これらの時間
経過した時刻t3に制御信号107として“１”を出
力する。
りによつて時刻t2を知る。以降FIFO２に書込ま
れた受信イネーブル信号102，受信データ信号104
の先頭ビツトがデータ出力端DO2，DO1に到達す
るまでの時間と、書込みクロツク信号103と送信
クロツク信号108との周期の差およびデータ信号
101の最大データ長により定まるデータ数だけ書
込まれる時間との和をカウントし、これらの時間
経過した時刻t3に制御信号107として“１”を出
力する。
送信回路５は常時送信クロツク信号108を出力
しており、AND回路７は制御信号107が立上ると
送信クロツク信号108を読出しクロツク信号109と
して出力する。その結果FIFO２は、書込まれて
いる受信イネーブル信号102，受信データ信号104
を、読出しクロツク信号109より信号110，送信デ
ータ信号111として読出す。一方、プリアンブル
発生器８は送信クロツク信号108に同期したプリ
アンブル信号112を常時出力している。プリアン
ブル信号112のビツトパターンは送信データ信号
111のプリアンブル部分のビツトパターンと同じ
である。
しており、AND回路７は制御信号107が立上ると
送信クロツク信号108を読出しクロツク信号109と
して出力する。その結果FIFO２は、書込まれて
いる受信イネーブル信号102，受信データ信号104
を、読出しクロツク信号109より信号110，送信デ
ータ信号111として読出す。一方、プリアンブル
発生器８は送信クロツク信号108に同期したプリ
アンブル信号112を常時出力している。プリアン
ブル信号112のビツトパターンは送信データ信号
111のプリアンブル部分のビツトパターンと同じ
である。
制御回路６は、時刻t3から一定時間をカウント
した後時刻t4に、送信データ信号111とプリアン
ブル信号112との一致判定をし、一致していなけ
れば制御信号113として“１”を出力する。一致
していなければ送信クロツク信号108の１クロツ
ク周期だけ制御信号107を“０”にして送信デー
タ信号111の読出しをこの時間休んだ後、時刻t5
にふたたび一致判定をする。プリアンブルのビツ
トパターンは“１”と“０”との繰返しであるか
ら時刻t4で不一致であれば、時刻t5ではかならず
一致となる。したがつて、時刻t4またはt5に制御
信号113が立上る。なお一致判定を時刻t3におい
てせず時刻t4まで待つのは、送信データ信号111
のデータ誤りの発生率が十分小さくなるまで待つ
ためである。また、時刻t3から時刻t4までの時間
カウントと、先に述べた時刻t2から時刻t3までの
時間カウントとをするために制御回路６に送信ク
ロツク信号108を入力している。
した後時刻t4に、送信データ信号111とプリアン
ブル信号112との一致判定をし、一致していなけ
れば制御信号113として“１”を出力する。一致
していなければ送信クロツク信号108の１クロツ
ク周期だけ制御信号107を“０”にして送信デー
タ信号111の読出しをこの時間休んだ後、時刻t5
にふたたび一致判定をする。プリアンブルのビツ
トパターンは“１”と“０”との繰返しであるか
ら時刻t4で不一致であれば、時刻t5ではかならず
一致となる。したがつて、時刻t4またはt5に制御
信号113が立上る。なお一致判定を時刻t3におい
てせず時刻t4まで待つのは、送信データ信号111
のデータ誤りの発生率が十分小さくなるまで待つ
ためである。また、時刻t3から時刻t4までの時間
カウントと、先に述べた時刻t2から時刻t3までの
時間カウントとをするために制御回路６に送信ク
ロツク信号108を入力している。
セレクタは９、制御信号113が“０”のときプ
リアンブル信号112を選択出力し、“１”のとき送
信データ信号111を選択出力するように制御され
るので、信号114は制御信号113の立上りと同時に
プリアンブル信号112（第２図においてクロスハツ
チングした部分） から送信データ信号111に切替えられる。しかも
切替えられる両信号の一致が確認されているの
で、この切替え時に信号114のプリアンブル部分
（第２図においてクロスハツチングした部分およ
び斜線でハツチングした部分）が不連続になるこ
とはない。
リアンブル信号112を選択出力し、“１”のとき送
信データ信号111を選択出力するように制御され
るので、信号114は制御信号113の立上りと同時に
プリアンブル信号112（第２図においてクロスハツ
チングした部分） から送信データ信号111に切替えられる。しかも
切替えられる両信号の一致が確認されているの
で、この切替え時に信号114のプリアンブル部分
（第２図においてクロスハツチングした部分およ
び斜線でハツチングした部分）が不連続になるこ
とはない。
送信回路５は、送信イネーブル信号106が“１”
である間、信号114を中継されたデータ信号115と
して出力するので、データ信号115の送信は時刻
t2から始まつている。時刻t8に信号110，送信デ
ータ信号111の読出しが完了し、信号110が“０”
になる。この時刻以前の時刻t7に信号105は“０”
になつているから、時刻t3に送信イネーブル信号
106が“０”になりデータ信号115の出力が停止す
る。イネーブル信号106の立下りにより制御回路
６は時刻t3を知り、制御信号107，113を“０”に
する。その結果、読出しクロツク信号109の出力
が停止し、またセレクタ９は信号114としてプリ
アンブル信号112を出力して、第１図に示す実施
例は初期状態に戻る。
である間、信号114を中継されたデータ信号115と
して出力するので、データ信号115の送信は時刻
t2から始まつている。時刻t8に信号110，送信デ
ータ信号111の読出しが完了し、信号110が“０”
になる。この時刻以前の時刻t7に信号105は“０”
になつているから、時刻t3に送信イネーブル信号
106が“０”になりデータ信号115の出力が停止す
る。イネーブル信号106の立下りにより制御回路
６は時刻t3を知り、制御信号107，113を“０”に
する。その結果、読出しクロツク信号109の出力
が停止し、またセレクタ９は信号114としてプリ
アンブル信号112を出力して、第１図に示す実施
例は初期状態に戻る。
本発明のリピータは、データ信号の到着を検出
するとすぐプリアンブル発生器の出力を送信開始
し、また受信したデータ信号を所要データ数
FIFOに書込んでから送信クロツクで読出し、読
出したデータ信号とプリアンブル発生器の出力と
を一致させた後送信出力をプリアンブル発生器の
出力から読出したデータ信号に切替えるという手
段を用いるので、中継遅延時間を最小にできるの
みならず、しかもプリアンブルが不連続になるお
それもないという効果がある。
するとすぐプリアンブル発生器の出力を送信開始
し、また受信したデータ信号を所要データ数
FIFOに書込んでから送信クロツクで読出し、読
出したデータ信号とプリアンブル発生器の出力と
を一致させた後送信出力をプリアンブル発生器の
出力から読出したデータ信号に切替えるという手
段を用いるので、中継遅延時間を最小にできるの
みならず、しかもプリアンブルが不連続になるお
それもないという効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図に示す実施例の動作を説明するた
めのタイムチヤートである。 １……受信回路、２……FIFO、５……送信回
路、６……制御回路、８……プリアンブル発生
器、９……セレクタ。
第２図は第１図に示す実施例の動作を説明するた
めのタイムチヤートである。 １……受信回路、２……FIFO、５……送信回
路、６……制御回路、８……プリアンブル発生
器、９……セレクタ。
Claims (1)
- 【特許請求の範囲】 １ プリアンブルを有するバースト状のデータ信
号を受信し順次先入れ先出しバツフアに書込みあ
らかじめ定めたデータ数書込んだ後書込みクロツ
クとかならずしも同期していない読出しクロツク
で読出すことにより前記データ信号を中継するリ
ピータにおいて、 前記プリアンブルと同一パターンの信号を前記
読出しクロツクで発生するプリアンブル発生手段
と、 制御信号が入力しているとき前記先入れ先出し
バツフアの読出し出力を選択出力し入力していな
いとき前記プリアンブル発生手段の出力を選択し
て出力する選択手段と、 前記データ信号の到着を検出して前記選択手段
の出力を送信し前記先入れ先出しバツフアの読出
し完了を検出して送信を停止する送信制御手段
と、 前記先入れ先出しバツフアの読出し開始後あら
かじめ定めた時間の後前記先入れ先出しバツフア
の読出し出力と前記プリアンブル発生手段の出力
との一致判定をし一致している場合前記先入れ先
出しバツフアの読出し完了まで前記制御信号を出
力し一致していない場合あらかじめ定めたパルス
数だけ前記読出しクロツクを停止させた後ふたた
び前記一致判定をする制御手段と を含むことを特徴とするリピータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250223A JPS62109458A (ja) | 1985-11-07 | 1985-11-07 | リピ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250223A JPS62109458A (ja) | 1985-11-07 | 1985-11-07 | リピ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109458A JPS62109458A (ja) | 1987-05-20 |
| JPH0531981B2 true JPH0531981B2 (ja) | 1993-05-13 |
Family
ID=17204665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250223A Granted JPS62109458A (ja) | 1985-11-07 | 1985-11-07 | リピ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109458A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1127246A (ja) * | 1997-07-01 | 1999-01-29 | Sony Corp | 伝送装置および伝送方法、並びに情報処理装置 |
-
1985
- 1985-11-07 JP JP60250223A patent/JPS62109458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109458A (ja) | 1987-05-20 |
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