JPH05315449A - Circuit design device - Google Patents

Abstract

PURPOSE:To reduce the number of processes of circuit design and to prevent induction of errors by inputting information for circuit simulation and information for automatic layout simultaneously by using a bundle in a circuit drawing. CONSTITUTION:A wiring means 11 between elements arranges a circuit drawing based on circuit data input from an input device 2. In the case of a specific wiring, elements are wired by using a flux line, a signal name is taken out of a title of the flux line and a joint of equipotential is prepared from the signal name. For simulation, a net list is prepared by a net list preparation means 12 for simulation and simulation is carried out. In the case of layout, a net list preparation means 14 for layout takes out a member name from a flux line, prepares a net list for automatic layout by grouping members and arranges elements on the layout. In the case of specific wiring, each member of a bundle is wired on the layout by a layout means 15 and a final end is wired to an element for each member.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＩＣ、ＬＳＩ、ＰＣＢ
などの電子回路の回路設計に利用する。本発明は、回路
シミュレータ用情報と自動レイアウト用情報とを同時に
入力することができる回路設計装置に関する。BACKGROUND OF THE INVENTION The present invention relates to ICs, LSIs, PCBs.
Used for circuit design of electronic circuits such as. The present invention relates to a circuit design device capable of simultaneously inputting circuit simulator information and automatic layout information.

【０００２】[0002]

【従来の技術】図４は従来例における処理動作の流れを
示す流れ図、図５は従来例における回路設計の概念図で
ある。2. Description of the Related Art FIG. 4 is a flow chart showing the flow of processing operations in a conventional example, and FIG. 5 is a conceptual diagram of circuit design in the conventional example.

【０００３】図４および図５に示すように従来の電源配
線のような特定用途の配線では、回路シミュレータへ渡
す回路データを入力してネットリストを作成し、これと
は別にレイアウトを意識して布線分けなどの特定用途の
配線を回路の機能に関係ない素子や配線で回路図を修正
する。一方、レイアウトを意識して入力された回路デー
タからレイアウト用のデータを作成し、このレイアウト
用データを用いて特定配線を行うとともに、その他の配
線を行っていた。As shown in FIGS. 4 and 5, in the wiring for a specific purpose such as the conventional power wiring, the circuit data to be passed to the circuit simulator is input to create a netlist, and the layout is taken into consideration separately. Modify the circuit diagram for wiring for specific purposes such as wiring, using elements and wiring that are not related to the circuit function. On the other hand, layout data is created from the input circuit data in consideration of the layout, and specific wiring is performed using the layout data, and other wiring is performed.

【０００４】このような従来方式では、先ず、回路シミ
ュレータを意識して回路データを入力するため、同一電
位の素子間は一つの節点としてまとめて配線され、入力
された回路データは回路シミュレータへデータを受け渡
すためのネットリストに変換され、その際、等電位デー
タは一つの節点名として集約されていた。In such a conventional method, since circuit data is input in consideration of the circuit simulator, elements having the same potential are wired together as one node, and the input circuit data is input to the circuit simulator. Was converted into a netlist for passing, and at that time, equipotential data was aggregated as one node name.

【０００５】回路設計ではこの処理動作を繰り返して回
路を決定し回路が決定した後に自動レイアウトを意識し
て素子の配置情報およびインピーダンスなどを考慮した
配線情報を入力された回路データに付加するか、別にレ
イアウト用として入力し直していた。In circuit design, this processing operation is repeated to determine a circuit, and after the circuit is determined, wiring information in consideration of element layout information and impedance is added to the input circuit data in consideration of automatic layout. I was re-entering it for layout separately.

【０００６】[0006]

【発明が解決しようとする課題】このような従来の方式
では、素子間の配線、特に電源配線のような特定な配線
に対し、回路シミュレータを意識した等電位配線を一つ
の節点としてまとめる配線処理と、自動レイアウトを意
識した布線分け情報を回路の機能に関係ない素子や配線
で配置する処理との２度手間を要し、また１度決定した
回路に手を加えるため、レイアウト用に修正する際にエ
ラーを誘発する問題があり、さらに、特定配線以外は自
動配線できるものの特定配線に関してはほとんどの場合
マニュアル配線を実行しなければならない問題があっ
た。In the conventional method as described above, a wiring process is performed in which equipotential wirings, which are conscious of a circuit simulator, are combined as one node with respect to wirings between elements, particularly specific wirings such as power supply wirings. It takes a lot of time and labor to arrange wiring distribution information with elements and wiring irrelevant to the function of the circuit in consideration of automatic layout, and it is necessary to modify the circuit once decided. However, there is a problem that an error is induced when doing so, and in addition, although it is possible to perform automatic wiring except for the specific wiring, in most cases, manual wiring must be executed.

【０００７】本発明はこのような問題を解決するもの
で、回路シミュレータ用および自動レイアウト用データ
を同時に入力できるようにして回路設計の工数を削減
し、エラー誘発を防止することができる装置を提供する
ことを目的とする。The present invention solves such a problem and provides a device capable of simultaneously inputting data for a circuit simulator and for automatic layout, thereby reducing the number of steps for circuit design and preventing error induction. The purpose is to do.

【０００８】[0008]

【課題を解決するための手段】本発明は、中央処理装置
に、入力装置、表示装置、出力装置、および記憶装置が
接続され、前記中央処理装置に、前記入力装置から入力
された回路データに基づき、回路図上に素子を配置し配
線を割り付ける素子間配線手段と、配線された回路図か
ら回路シミュレーション用ネットリストを作成するシミ
ュレーション用ネットリスト作成手段と、この回路シミ
ュレーション用ネットリストにより回路のシミュレーシ
ョンを行う回路シミュレーション手段と、前記入力装置
からレイアウトが指示されたときにレイアウト用ネット
リストを作成するレイアウト用ネットリスト作成手段
と、このレイアウト用ネットリストにより素子を配置し
レイアウトを行うレイアウト手段とを備えた回路設計装
置において、前記素子間配線手段に、束線を用いて素子
間を配線し、束線の名称から信号名を取り出し、その信
号名から等電位の節点を生成する手段を含み、前記レイ
アウト用ネットリスト作成手段に、束線からメンバ名を
取り出しグループ化する手段を含み、前記レイアウト手
段に、束線のメンバをレイアウト上で配線し、配線され
た終端をメンバの各グループ毎に一つの素子に配線する
手段を含むことを特徴とする。According to the present invention, an input device, a display device, an output device, and a storage device are connected to a central processing unit, and circuit data input from the input device is input to the central processing unit. Based on the inter-element wiring means for arranging elements on the circuit diagram and allocating wiring, a simulation netlist creation means for creating a circuit simulation netlist from the wired circuit diagram, and a circuit simulation Circuit simulation means for performing simulation, layout netlist creation means for creating a layout netlist when a layout is instructed by the input device, and layout means for laying out elements by the layout netlist. In a circuit design device equipped with In the inter-wiring means, wiring between the elements by using a bundled wire, including a means for extracting a signal name from the name of the bundled wire and generating equipotential nodes from the signal name, the layout netlist creating means, The layout means includes means for extracting the member names from the bundle and grouping the members, and the layout means includes means for arranging the members of the bundle on the layout and arranging the wired ends to one element for each group of members. It is characterized by

【０００９】[0009]

【作用】束線を用いて素子間を配線し、その束線の名称
から信号名を取り出し、その信号名を等電位とみなして
一つの節点を作成し、回路シミュレーション用ネットリ
ストを作成して回路シミュレーションを行う。一方、束
線からメンバ名を取り出し、メンバをグループ化してレ
イアウト用ネットリストを作成する。特定配線を行う場
合には、束線の各メンバをレイアウト上で配線し、配線
された終端をメンバの各グループ毎に一つの素子に配線
する。特定配線でない場合はレイアウト素子間の配線を
行う。[Function] Wiring between elements using a bundle line, extracting a signal name from the name of the bundle line, considering the signal name as an equipotential to create one node, and creating a netlist for circuit simulation. Perform circuit simulation. On the other hand, the member names are extracted from the bundle and the members are grouped to create a layout netlist. When performing specific wiring, each member of the bundle is wired on the layout, and the wired end is wired to one element for each group of members. If it is not a specific wiring, wiring between layout elements is performed.

【００１０】このように回路シミュレーション用の情報
と自動レイアウト用の情報とを同時に入力することがで
きるために、回路シミュレーション用および自動レイア
ウト用の各々の回路図データを入力したり、修正したり
する必要がなくなり、回路設計の工数を約半分に削減す
ることができ、入力ミスによるエラーやレイアウト用情
報の指定もれをなくすことができる。As described above, since the information for circuit simulation and the information for automatic layout can be inputted at the same time, the circuit diagram data for circuit simulation and the circuit diagram data for automatic layout can be inputted or corrected. It is not necessary, the man-hours of circuit design can be reduced to about half, and errors due to input mistakes and omission of layout information can be eliminated.

【００１１】[0011]

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the embodiment of the present invention.

【００１２】本発明実施例は、中央処理装置１に、入力
装置２、表示装置３、出力装置４、および記憶装置５が
接続され、中央処理装置１に、入力装置２から入力され
た回路データに基づき、回路図上に素子を配置し配線す
る素子間配線手段１１と、配線された回路図から回路シ
ミュレーション用ネットリストを作成するシミュレーシ
ョン用ネットリスト作成手段１２と、この回路シミュレ
ーション用ネットリストにより回路のシミュレーション
を行う回路シミュレーション手段１３と、入力装置２か
らレイアウトが指示されたときにレイアウト用ネットリ
ストを作成するレイアウト用ネットリスト作成手段１４
と、このレイアウト用ネットリストにより素子を配置し
レイアウトを行うレイアウト手段１５とを備え、さら
に、本発明の特徴として、素子間配線手段１１に、束線
を用いて素子間を配線し、束線の名称から信号名を取り
出し、その信号名から等電位の節点を生成する手段を含
み、レイアウト用ネットリスト作成手段１４に、束線か
らメンバ名を取り出しグループ化する手段を含み、レイ
アウト手段１５に、束線のメンバをレイアウト上で配線
し、配線された終端をメンバの各グループ毎に一つの素
子に配線する手段を含む。In the embodiment of the present invention, the input device 2, the display device 3, the output device 4, and the storage device 5 are connected to the central processing unit 1, and the circuit data input from the input device 2 to the central processing unit 1 is connected. Based on the above, the inter-element wiring means 11 for arranging and wiring the elements on the circuit diagram, the simulation netlist creating means 12 for creating the circuit simulation netlist from the wired circuit diagram, and the circuit simulation netlist Circuit simulation means 13 for simulating a circuit, and layout netlist creation means 14 for creating a layout netlist when a layout is instructed from the input device 2.
And a layout means 15 for arranging and laying out the elements by this layout netlist. Further, as a feature of the present invention, the inter-element wiring means 11 is wired between the elements by using the bundling, and the bundling The layout means 15 includes means for extracting a signal name from the name, and generating an equipotential node from the signal name. The layout netlist creating means 14 includes means for extracting a member name from a bundle and grouping it. , A means for arranging the members of the bundle on the layout and arranging the wired ends for one element for each group of members.

【００１３】次に、このように構成された本発明実施例
の動作について説明する。図２は本発明実施例における
処理動作の流れを示すフローチャートである。Next, the operation of the embodiment of the present invention thus constructed will be described. FIG. 2 is a flow chart showing the flow of processing operations in the embodiment of the present invention.

【００１４】まず、素子間配線手段１１が入力装置２か
ら入力された回路データに基づき回路図上に素子を配置
し、特定配線であるか否かを判断する。特定配線であれ
ば、束線を用いて素子間を配線し、その束線の名称から
信号名を取り出し、その信号名から等電位の節点を作成
する。特定配線でない場合には回路図中に通常線を用い
て素子間の配線を行う。すべてのデータが入力されるま
でこの処理を繰り返す。First, the inter-element wiring means 11 arranges elements on the circuit diagram based on the circuit data input from the input device 2 and determines whether or not the wiring is a specific wiring. In the case of the specific wiring, a bundle line is used to wire between the elements, a signal name is extracted from the name of the bundle line, and equipotential nodes are created from the signal name. When the wiring is not the specific wiring, wiring between the elements is performed using a normal line in the circuit diagram. This process is repeated until all data is input.

【００１５】次いで、シミュレーション用かレイアウト
用かを判断し、シミュレーション用であればシミュレー
ション用ネットリスト作成手段１２が回路シミュレーシ
ョン用のネットリストを作成し、回路シミュレーション
手段１３がシミュレーションを行う。Next, it is judged whether it is for simulation or layout. If it is for simulation, the simulation netlist creating means 12 creates a netlist for circuit simulation, and the circuit simulation means 13 performs simulation.

【００１６】レイアウト用と判断された場合には、レイ
アウト用ネットリスト作成手段１４が束線からメンバ名
を取り出し、メンバをグループ化して自動レイアウト用
ネットリストを作成し、レイアウト上に素子を配置す
る。When it is judged to be for layout, the layout netlist creating means 14 takes out member names from the bundled lines, groups the members to create an automatic layout netlist, and arranges elements on the layout. ..

【００１７】次いで、特定配線であるか否かを判断し、
特定配線の場合には、束線の各メンバをレイアウト上で
配線し、配線された終端をメンバの各グループ毎に一つ
の素子に配線する。特定配線でない場合はレイアウト素
子間の配線を行う。このような処理をレイアウトが終了
するまで繰り返す。Next, it is judged whether or not the wiring is a specific wiring,
In the case of specific wiring, each member of the bundle is wired on the layout, and the wired end is wired to one element for each group of members. If it is not a specific wiring, wiring between layout elements is performed. Such processing is repeated until the layout is completed.

【００１８】図３は本発明実施例における処理動作の一
例を概念的に説明する図である。FIG. 3 is a diagram conceptually explaining an example of the processing operation in the embodiment of the present invention.

【００１９】これによると、まず、回路図２１において
束線を用いエミッタＱ１００、Ｑ１１０、Ｑ１２０を各
々配線する。このとき束線の名称をＡとし、各々の配線
メンバ名をＡ１、Ａ２、Ａ３とする。According to this, first, in the circuit diagram 21, the emitters Q100, Q110, and Q120 are respectively wired by using bundled wires. At this time, the name of the bundled wire is A, and the names of the wiring members are A1, A2, and A3.

【００２０】次に、回路図２１をもとにして回路シミュ
レーション用のネットリスト２２を束線Ａを用いて作成
し、回路シミュレーション手段１３に渡し回路シミュレ
ーションを実施する。Next, a netlist 22 for circuit simulation is created using the bundle A based on the circuit diagram 21, and is passed to the circuit simulation means 13 for circuit simulation.

【００２１】一方、回路図２１をもとにして、自動レイ
アウト用のネットリスト２４を束線ＡをグループＡと
し、各々のメンバをＡ１、Ａ２、Ａ３として作成しレイ
アウト手段１５に渡す。レイアウト手段１５は示された
特定配線指定を用いてＡ１、Ａ２、Ａ３の各々のメンバ
をグループＡの終端素子Ａに自動配線する。これによ
り、Ａ１、Ａ２、Ａ３は単独に素子Ａに配線される。On the other hand, based on the circuit diagram 21, the netlist 24 for automatic layout is made into the group A with the bundled line A, and the respective members are made into A1, A2 and A3, and passed to the layout means 15. The layout means 15 automatically wires each member of A1, A2, and A3 to the terminating element A of the group A using the specified specific wiring designation. As a result, A1, A2, and A3 are individually wired to the element A.

【００２２】[0022]

【発明の効果】以上説明したように、本発明によれば、
回路図中に束線を用いることにより回路シミュレーショ
ン用の情報と自動レイアウト用の情報とを同時に入力で
きるために、回路シミュレーション用および自動レイア
ウト用の各々の回路データを入力したり、修正したりす
る必要がなくなり、回路設計の工数を約１／２に削減す
ることができる。また、自動レイアウト用の回路図の入
力や修正を行う際の入力ミスによるエラーをなくすこと
ができ、さらに、回路設計の入力時にレイアウト用情報
も入力することができるので、レイアウト用情報の指定
もれをなくすことができるなどの効果がある。As described above, according to the present invention,
Since the information for circuit simulation and the information for automatic layout can be input at the same time by using the bundled lines in the circuit diagram, each circuit data for circuit simulation and automatic layout can be input or corrected. It is no longer necessary and the number of circuit design steps can be reduced to about 1/2. In addition, it is possible to eliminate errors due to input mistakes when inputting or correcting the circuit diagram for automatic layout. Furthermore, since the layout information can be input when the circuit design is input, the layout information can be specified. There is an effect that it can be eliminated.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明実施例の構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図２】本発明実施例における処理動作の流れを示すフ
ローチャート。FIG. 2 is a flowchart showing a flow of processing operations in the embodiment of the present invention.

【図３】本発明実施例における処理動作の一例を概念的
に説明する図。FIG. 3 is a diagram conceptually explaining an example of a processing operation in the embodiment of the present invention.

【図４】従来例における処理動作の流れを示すフローチ
ャート。FIG. 4 is a flowchart showing the flow of processing operations in a conventional example.

【図５】従来例における処理動作の一例を概念的に説明
する図。FIG. 5 is a diagram conceptually explaining an example of a processing operation in a conventional example.

【符号の説明】[Explanation of symbols]

１ 中央処理装置 ２ 入力装置 ３ 表示装置 ４ 出力装置 ５ 記憶装置 １１ 素子間配線手段 １２ シミュレーション用ネットリスト作成手段 １３ 回路シミュレーション手段 １４ レイアウト用ネットリスト作成手段 １５、３５ レイアウト手段 ２１、３１、３７ 回路図 ２２、３２ 回路シミュレーション用ネットリスト ２４、３４ 自動レイアウト用ネットリスト ２６、３６ レイアウト結果 ３８ ダミー素子 1 Central Processing Unit 2 Input Device 3 Display Device 4 Output Device 5 Storage Device 11 Inter-element Wiring Means 12 Simulation Netlist Creating Means 13 Circuit Simulation Means 14 Layout Netlist Creating Means 15, 35 Layout Means 21, 31, 37 Circuits 22, 32 Circuit simulation netlist 24, 34 Automatic layout netlist 26, 36 Layout result 38 Dummy element

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 中央処理装置に、入力装置、表示装置、
出力装置、および記憶装置が接続され、 前記中央処理装置に、 前記入力装置から入力された回路データに基づき、回路
図上に素子を配置し配線を割り付ける素子間配線手段
と、 配線された回路図から回路シミュレーション用ネットリ
ストを作成するシミュレーション用ネットリスト作成手
段と、 この回路シミュレーション用ネットリストにより回路の
シミュレーションを行う回路シミュレーション手段と、 前記入力装置からレイアウトが指示されたときにレイア
ウト用ネットリストを作成するレイアウト用ネットリス
ト作成手段と、 このレイアウト用ネットリストにより素子を配置しレイ
アウトを行うレイアウト手段とを備えた回路設計装置に
おいて、 前記素子間配線手段に、束線を用いて素子間を配線し、
束線の名称から信号名を取り出し、その信号名から等電
位の節点を生成する手段を含み、 前記レイアウト用ネットリスト作成手段に、束線からメ
ンバ名を取り出しグループ化する手段を含み、 前記レイアウト手段に、束線のメンバをレイアウト上で
配線し、配線された終端をメンバの各グループ毎に一つ
の素子に配線する手段を含むことを特徴とする回路設計
装置。1. A central processing unit, an input device, a display device,
An output device and a memory device are connected to the central processing unit, based on the circuit data input from the input device, an element wiring means for arranging elements on the circuit diagram and allocating wiring, and a wired circuit diagram. A simulation netlist creating means for creating a circuit simulation netlist from the circuit simulation means for simulating a circuit by the circuit simulation netlist; and a layout netlist when a layout is instructed by the input device. A circuit designing apparatus comprising: a layout netlist creating means to be created; and a layout means for arranging and laying out elements according to the layout netlist. Then
The layout netlist creating means includes means for extracting a signal name from the bundle name and generating equipotential nodes from the signal name; A circuit designing device, characterized in that the means includes means for arranging a member of the bundled wire on a layout and arranging the wired end to one element for each group of the member.