JPH05314789A - Redundant address storage circuit - Google Patents
Redundant address storage circuitInfo
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- JPH05314789A JPH05314789A JP4121819A JP12181992A JPH05314789A JP H05314789 A JPH05314789 A JP H05314789A JP 4121819 A JP4121819 A JP 4121819A JP 12181992 A JP12181992 A JP 12181992A JP H05314789 A JPH05314789 A JP H05314789A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置において
冗長アドレスを記憶させるために使用される冗長アドレ
ス記憶回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundant address storage circuit used for storing redundant addresses in a semiconductor memory device.
【０００２】[0002]
【従来の技術】従来、半導体記憶装置として、図６にそ
の要部を示すようなものが知られている。図中、１は主
たるメモリセルが配列されてなるメインメモリ部、２は
冗長用のスペアセルが配列されてなるスペアメモリ部で
ある。2. Description of the Related Art Conventionally, as a semiconductor memory device, there has been known a semiconductor memory device whose main part is shown in FIG. In the figure, 1 is a main memory section in which main memory cells are arranged, and 2 is a spare memory section in which redundant spare cells are arranged.
【０００３】また、３1〜３nは冗長アドレスを記憶する
冗長アドレス記憶回路、４は制御信号に基づいて冗長ア
ドレス記憶回路３1〜３nに対する書込みを制御する書込
制御回路である。Further, 3 1 to 3 n are redundant address storage circuits for storing redundant addresses, and 4 is a write control circuit for controlling writing to the redundant address storage circuits 3 1 to 3 n based on a control signal.
【０００４】また、５1〜５nは外部から供給されたアド
レスと冗長アドレス記憶回路３1〜３nに記憶された冗長
アドレスとを比較するアドレス比較回路、６はアドレス
比較回路５1〜５nの出力に基づいて外部から供給された
アドレスと冗長アドレス記憶回路３1〜３nに記憶されて
いる冗長アドレスとの一致を検出する一致検出回路であ
る。Further, 5 1 to 5 n are address comparison circuits for comparing the addresses supplied from the outside with the redundant addresses stored in the redundant address storage circuits 3 1 to 3 n , and 6 is the address comparison circuits 5 1 to 5 It is a match detection circuit that detects a match between an address supplied from the outside and a redundant address stored in the redundant address storage circuits 3 1 to 3 n based on the output of n .
【０００５】なお、一致検出回路６において外部から供
給されたアドレスと冗長アドレス記憶回路３1〜３nに記
憶されている冗長アドレスとの一致が検出された場合に
はメインメモリ部１が選択され、外部から供給されたア
ドレスと冗長アドレス記憶回路３1〜３nに記憶されてい
る冗長アドレスとの一致が検出された場合にはスペアメ
モリ部２が選択される。When the match detection circuit 6 detects a match between the externally supplied address and the redundant address stored in the redundant address storage circuits 3 1 to 3 n , the main memory unit 1 is selected. When the match between the address supplied from the outside and the redundant address stored in the redundant address storage circuits 3 1 to 3 n is detected, the spare memory unit 2 is selected.
【０００６】また、７は一致検出回路６が外部から供給
されたアドレスと冗長アドレス記憶回路３1〜３nに記憶
されている冗長アドレスとの一致を検出しない場合には
メインメモリ部１の出力を選択し、一致検出回路６が外
部から供給されたアドレスと冗長アドレス記憶回路３1
〜３nに記憶されている冗長アドレスとの一致を検出し
た場合にはスペアメモリ部２の出力を選択するデータ選
択回路である。Further, 7 is an output of the main memory unit 1 when the coincidence detection circuit 6 does not detect the coincidence between the address supplied from the outside and the redundant address stored in the redundant address storage circuits 3 1 to 3 n. The address supplied from the outside and the redundant address storage circuit 3 1
When detecting coincidence between redundant address stored in to 3 n is a data selection circuit for selecting an output of the spare memory section 2.
【０００７】ここに、冗長アドレス記憶回路３1〜３nは
同一の回路構成とされており、例えば、冗長アドレス記
憶回路３1を代表して示すと、図７に示すように構成さ
れている。The redundant address storage circuits 3 1 to 3 n have the same circuit configuration. For example, the redundant address storage circuit 3 1 is representatively shown in FIG. ..
【０００８】図中、８〜１１は電源電圧ＶＣＣ、例え
ば、５［Ｖ］を供給する電源線、１２はＥＰＲＯＭ（er
asable and programmable read only memory）セル・ト
ランジスタ、１３〜１５はｐＭＯＳトランジスタ、１６
はｎＭＯＳトランジスタ、１７は出力端子である。In the figure, 8 to 11 are power supply lines for supplying a power supply voltage VCC, for example, 5 [V], and 12 is an EPROM (er).
asable and programmable read only memory) cell transistors, 13 to 15 are pMOS transistors, 16
Is an nMOS transistor, and 17 is an output terminal.
【０００９】かかる冗長アドレス記憶回路３1において
は、冗長アドレスの１ビットとして「Ｈ」を記憶させる
場合、ＥＰＲＯＭセル・トランジスタ１２に対して書込
みを行わないようにする。このようにする場合には、Ｅ
ＰＲＯＭセル・トランジスタ１２＝ＯＮ、ノード１８＝
「Ｌ」となり、出力信号として「Ｈ」を得ることができ
る。In the redundant address storage circuit 3 1 , when "H" is stored as one bit of the redundant address, writing is not performed to the EPROM cell transistor 12. If you do this, E
PROM cell transistor 12 = ON, node 18 =
It becomes "L", and "H" can be obtained as an output signal.
【００１０】これに対して、冗長アドレスの１ビットと
して「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ１２に対して書込みを行うようにする。この
ようにする場合、ＥＰＲＯＭセル・トランジスタ１２＝
ＯＦＦ、ノード１８＝「Ｈ」となり、出力信号として
「Ｌ」を得ることができる。On the other hand, when "L" is stored as one bit of the redundant address, the EPROM cell transistor 12 is written. In this case, the EPROM cell transistor 12 =
When it is OFF, the node 18 is "H", and "L" can be obtained as an output signal.
【００１１】[0011]
【発明が解決しようとする課題】しかし、かかる冗長ア
ドレス記憶回路３1においては、ＥＰＲＯＭセル・トラ
ンジスタ１２に対して書込みが行われていない場合、電
源線９からｐＭＯＳトランジスタ１３及びＥＰＲＯＭセ
ル・トランジスタ１２を介して接地に電流が定常的に流
れてしまい、無駄な電力を消費してしまうという問題点
があった。[0006] However, in such a redundant address memory circuit 3 1, if the write to the EPROM cell transistor 12 is not performed, pMOS transistors 13 and EPROM cell transistor from the power supply line 9 12 There is a problem in that a current constantly flows to the ground via the power supply, and useless power is consumed.
【００１２】また、ＥＰＲＯＭセル・トランジスタ１２
に対して書込みを行った場合においても、この書込みが
浅い場合には、マージンの範囲内の電源電圧の変動であ
っても、ＥＰＲＯＭセル・トランジスタ１２に電流が流
れ、誤動作が生じてしまう場合があり、このため、電源
マージンを大きくとることができないという問題点があ
った。The EPROM cell transistor 12
Even when writing is performed with respect to, even if the writing is shallow, even if the power supply voltage fluctuates within the margin, a current may flow in the EPROM cell transistor 12 and malfunction may occur. Therefore, there is a problem in that a large power supply margin cannot be secured.
【００１３】本発明は、かかる点に鑑み、消費電力の低
減化を図ると共に、電源マージンを大きくとることがで
きるようにした冗長アドレス記憶回路を提供することを
目的とする。SUMMARY OF THE INVENTION In view of the above points, an object of the present invention is to provide a redundant address memory circuit which can reduce power consumption and can have a large power supply margin.
【００１４】[0014]
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、１９、２０は電源線、２１、２２はｐ
ＭＯＳトランジスタ、２３、２４は不揮発性メモリ・セ
ル・トランジスタ、例えば、ＥＰＲＯＭセル・トランジ
スタ、２５はインバータ、２６は出力端子である。FIG. 1 is a diagram for explaining the principle of the present invention, in which 19 and 20 are power lines and 21 and 22 are p lines.
MOS transistors, 23 and 24 are non-volatile memory cell transistors, for example EPROM cell transistors, 25 is an inverter, and 26 is an output terminal.
【００１５】即ち、本発明による冗長アドレス記憶回路
は、駆動トランジスタを不揮発性メモリ・セル・トラン
ジスタ、例えば、ＥＰＲＯＭセル・トランジスタ２３、
２４で構成し、負荷トランジスタをｐＭＯＳトランジス
タ２１、２２で構成してなるフリップフロップ２７を記
憶回路として構成するというものである。That is, in the redundant address storage circuit according to the present invention, the driving transistor is a nonvolatile memory cell transistor, for example, an EPROM cell transistor 23,
The flip-flop 27 constituted by 24 and the load transistor constituted by the pMOS transistors 21 and 22 is constituted as a memory circuit.
【００１６】なお、不揮発性メモリ・セル・トランジス
タとしては、ＥＰＲＯＭセル・トランジスタの他、ＥＥ
ＰＲＯＭ（electrically erasable and programmable r
eadonly memory）セル・トランジスタや、フラッシュ・
メモリ・セル・トランジスタを使用することができる。As the nonvolatile memory cell transistor, in addition to the EPROM cell transistor, EE
PROM (electrically erasable and programmable r
eadonly memory) cell transistor, flash
Memory cell transistors can be used.
【００１７】[0017]
【作用】本発明においては、冗長アドレスの１ビットと
して「Ｌ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ２３に対しては書込みを行わず、ＥＰＲＯＭ
セル・トランジスタ２４に対して書込みを行うようにす
る。According to the present invention, when "L" is stored as one bit of the redundant address, the EPROM cell transistor 23 is not written and the EPROM cell transistor 23 is not written.
Write to the cell transistor 24.
【００１８】このようにする場合、ＥＰＲＯＭセル・ト
ランジスタ２３＝ＯＮ、ＥＰＲＯＭセル・トランジスタ
２４＝ＯＦＦ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ｐ
ＭＯＳトランジスタ２２＝ＯＮ、ノード２８＝「Ｈ」と
なり、出力信号として「Ｌ」を得ることができる。In this case, EPROM cell transistor 23 = ON, EPROM cell transistor 24 = OFF, pMOS transistor 21 = OFF, p
Since the MOS transistor 22 = ON and the node 28 = “H”, “L” can be obtained as an output signal.
【００１９】これに対して、冗長アドレスの１ビットと
して「Ｈ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ２３に対して書込みを行い、ＥＰＲＯＭセル
・トランジスタ２４に対しては書込みを行わないように
する。On the other hand, when "H" is stored as one bit of the redundant address, the EPROM cell transistor 23 is written and the EPROM cell transistor 24 is not written. To
【００２０】このようにする場合、ＥＰＲＯＭセル・ト
ランジスタ２３＝ＯＦＦ、ＥＰＲＯＭセル・トランジス
タ２４＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＮ、ｐＭ
ＯＳトランジスタ２２＝ＯＦＦ、ノード２８＝「Ｌ」と
なり、出力信号として「Ｈ」を得ることができる。In this case, EPROM cell transistor 23 = OFF, EPROM cell transistor 24 = ON, pMOS transistor 21 = ON, pM
The OS transistor 22 = OFF, the node 28 = “L”, and “H” can be obtained as an output signal.
【００２１】かかる本発明においては、上述のように、
読出し時、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ２２＝ＯＦＦ、又は、ＥＰＲ
ＯＭセル・トランジスタ２４＝ＯＦＦ、ｐＭＯＳトラン
ジスタ２１＝ＯＦＦとなる。In the present invention, as described above,
When reading, EPROM cell transistor 23 = OF
F, pMOS transistor 22 = OFF or EPR
The OM cell transistor 24 = OFF and the pMOS transistor 21 = OFF.
【００２２】この結果、電源線１９からｐＭＯＳトラン
ジスタ２１及びＥＰＲＯＭセル・トランジスタ２３を介
して接地に電流が定常的に流れることがなく、また、電
源線２０からｐＭＯＳトランジスタ２２及びＥＰＲＯＭ
セル・トランジスタ２３を介して接地に電流が定常的に
流れることもない。したがって、無駄な電力消費を避
け、消費電力の低減化を図ることができる。As a result, a current does not constantly flow from the power supply line 19 to the ground via the pMOS transistor 21 and the EPROM cell transistor 23, and the power supply line 20 supplies the pMOS transistor 22 and the EPROM.
No current constantly flows to ground through the cell transistor 23. Therefore, wasteful power consumption can be avoided and power consumption can be reduced.
【００２３】また、本発明においては、電源電圧が変動
した場合であっても、ＯＦＦしているＥＰＲＯＭセル・
トランジスタ及びｐＭＯＳトランジスタのゲート電圧
は、影響を受けず、接地電圧のままとされるので、これ
らＯＦＦしているＥＰＲＯＭセル・トランジスタ及びｐ
ＭＯＳトランジスタがＯＮとなることはなく、記憶状態
に変化は生じない。したがって、電源マージンを大きく
とることができる。Further, in the present invention, the EPROM cell which is turned off even when the power supply voltage fluctuates.
Since the gate voltage of the transistor and the pMOS transistor is not affected and remains at the ground voltage, these turned off EPROM cell transistor and pMOS transistor
The MOS transistor is not turned on, and the memory state does not change. Therefore, a large power supply margin can be secured.
【００２４】なお、ＥＰＲＯＭセル・トランジスタ２３
のチャネル幅をＥＰＲＯＭセル・トランジスタ２４のサ
イズよりも大きくし、ＥＰＲＯＭセル・トランジスタ２
３の電流駆動能力をＥＰＲＯＭセル・トランジスタ２４
の電流駆動能力よりも大きくするように構成することが
できる。EPROM cell transistor 23
The channel width of the EPROM cell transistor 2 is made larger than the size of the EPROM cell transistor 24.
EPROM cell transistor 24
Can be configured to be larger than the current drive capacity of the.
【００２５】このようにする場合には、冗長アドレスの
１ビットとして「Ｌ」を記憶させる場合、ＥＰＲＯＭセ
ル・トランジスタ２４に対する書込みを行わなくとも、
電源投入時、ＥＰＲＯＭセル・トランジスタ２４よりも
ＥＰＲＯＭセル・トランジスタ２３に大きな電流が流
れ、ＥＰＲＯＭセル・トランジスタ２３が先に弱いＯＮ
状態となる。In this case, when "L" is stored as one bit of the redundant address, writing to the EPROM cell transistor 24 is not necessary.
When the power is turned on, a larger current flows through the EPROM cell transistor 23 than the EPROM cell transistor 24, and the EPROM cell transistor 23 is weakly turned ON first.
It becomes a state.
【００２６】この結果、その後、ｐＭＯＳトランジスタ
２２＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ２３＝ＯＮ、ＥＰＲＯＭセル
・トランジスタ２４＝ＯＦＦの状態で安定する。As a result, after that, pMOS transistor 22 = ON, pMOS transistor 21 = OFF, EP
The ROM cell transistor 23 = ON and the EPROM cell transistor 24 = OFF are stable.
【００２７】したがって、このようにする場合には、冗
長アドレスの１ビットとして「Ｈ」を記憶させる場合に
のみ、即ち、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ＥＰＲＯＭセル・トランジスタ２４＝ＯＮとする場
合にのみ、ＥＰＲＯＭセル・トランジスタ２３に対する
書込みを行えば足りるので、ＥＰＲＯＭセル・トランジ
スタ２３に対する書込み回路を構成すれば足りる。Therefore, in this case, only when "H" is stored as one bit of the redundant address, that is, the EPROM cell transistor 23 = OF.
It is sufficient to write to the EPROM cell transistor 23 only when F, EPROM cell transistor 24 = ON, so that it is sufficient to configure a write circuit for the EPROM cell transistor 23.
【００２８】また、図２に示すように、ＥＰＲＯＭセル
・トランジスタ２４の代わりに、ＥＰＲＯＭセル・トラ
ンジスタ２３よりも電流駆動能力の小さいｎＭＯＳトラ
ンジスタ２９を設けてなるフリップフロップ３０を記憶
回路とするように構成することもできる。As shown in FIG. 2, instead of the EPROM cell transistor 24, an nMOS transistor 29 having a smaller current driving capacity than the EPROM cell transistor 23 is provided so that the flip-flop 30 serves as a storage circuit. It can also be configured.
【００２９】このようにする場合には、冗長アドレスの
１ビットとして「Ｌ」を記憶させる場合、電源投入時、
ｎＭＯＳトランジスタ２９よりもＥＰＲＯＭセル・トラ
ンジスタ２３に大きな電流が流れ、ＥＰＲＯＭセル・ト
ランジスタ２３が先に弱いＯＮ状態となる。In this case, when "L" is stored as one bit of the redundant address, when the power is turned on,
A larger current flows in the EPROM cell transistor 23 than in the nMOS transistor 29, and the EPROM cell transistor 23 becomes weak ON state first.
【００３０】この結果、その後、ｐＭＯＳトランジスタ
２２＝ＯＮ、ｐＭＯＳトランジスタ２１＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ２３＝ＯＮ、ｎＭＯＳトラン
ジスタ２９＝ＯＦＦの状態で安定する。As a result, after that, pMOS transistor 22 = ON, pMOS transistor 21 = OFF, EP
It is stable when the ROM cell transistor 23 is ON and the nMOS transistor 29 is OFF.
【００３１】したがって、このようにする場合には、冗
長アドレスの１ビットとして「Ｈ」を記憶させる場合に
のみ、即ち、ＥＰＲＯＭセル・トランジスタ２３＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ２９＝ＯＮとする場合にの
み、ＥＰＲＯＭセル・トランジスタ２３に対する書込み
を行えば足りる。Therefore, in this case, only when "H" is stored as one bit of the redundant address, that is, the EPROM cell transistor 23 = OF.
Writing to the EPROM cell transistor 23 is sufficient only when the F and nMOS transistors 29 are turned ON.
【００３２】[0032]
【実施例】図３は、本発明の一実施例を示す回路図であ
り、図中、３１〜３３は電源電圧ＶＣＣを供給する電源
線、３４、３５はＥＰＲＯＭセル・トランジスタ、３６
〜４０はｐＭＯＳトランジスタ、４１〜４３はｎＭＯＳ
トランジスタ、４４、４５はインバータ、４６は出力端
子である。FIG. 3 is a circuit diagram showing an embodiment of the present invention. In the figure, 31 to 33 are power supply lines for supplying a power supply voltage VCC, 34 and 35 are EPROM cell transistors, and 36.
To 40 are pMOS transistors and 41 to 43 are nMOS
Transistors, 44 and 45 are inverters, and 46 is an output terminal.
【００３３】なお、ＥＰＲＯＭセル・トランジスタ３４
のチャネル幅は、ＥＰＲＯＭセル・トランジスタ３５の
チャネル幅よりも若干大きくされ、ＥＰＲＯＭセル・ト
ランジスタ３４の電流駆動能力は、ＥＰＲＯＭセル・ト
ランジスタ３５の電流駆動能力よりも若干大きくされて
いる。The EPROM cell transistor 34
Is slightly larger than the channel width of the EPROM cell transistor 35, and the current drive capability of the EPROM cell transistor 34 is slightly larger than the current drive capability of the EPROM cell transistor 35.
【００３４】また、ＳＡ、ＳＢ、ＳＣ、ＳＤは制御信
号、４７、４８、４９、５０はそれぞれ制御回路（図示
せず）からの制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤが入力さ
れる制御信号入力端子である。SA, SB, SC and SD are control signals, and 47, 48, 49 and 50 are control signal inputs to which control signals SA, SB, SC and SD from a control circuit (not shown) are input. It is a terminal.
【００３５】ここに、書込み時には、ＳＡ＝高電圧（例
えば、１２［Ｖ］）、ＳＢ＝高電圧（例えば、１２
［Ｖ］）、ＳＣ＝「Ｈ」、ＳＤ＝「Ｈ」とされ、読出し
時には、制御信号入力端子４７、４８＝ハイインピーダ
ンス（フローティング）、ＳＣ＝「Ｈ」、ＳＤ＝「Ｌ」
とされる。なお、制御信号ＳＣは、電源投入時において
は、一旦、「Ｌ」にされ、その後、「Ｈ」とされる。At the time of writing, SA = high voltage (for example, 12 [V]), SB = high voltage (for example, 12 [V])
[V]), SC = “H”, SD = “H”, and at the time of reading, control signal input terminals 47, 48 = high impedance (floating), SC = “H”, SD = “L”.
It is said that. The control signal SC is once set to "L" when the power is turned on, and then set to "H".
【００３６】ここに、書込み時においては、ｐＭＯＳト
ランジスタ３６、３７、３９、４０＝ＯＦＦ、ｎＭＯＳ
トランジスタ４２、４３＝ＯＦＦとされ、等価的には、
図４に示すような回路とされ、ＥＰＲＯＭセル・トラン
ジスタ３４のドレイン及びコントロールゲートに高電圧
が印加され、ＥＰＲＯＭセル・トランジスタ３４に対す
る書込みが行われる。At the time of writing, pMOS transistors 36, 37, 39, 40 = OFF, nMOS
Transistors 42 and 43 = OFF, and equivalently,
With the circuit as shown in FIG. 4, a high voltage is applied to the drain and control gate of the EPROM cell transistor 34, and writing to the EPROM cell transistor 34 is performed.
【００３７】また、読出し時においては、ｐＭＯＳトラ
ンジスタ３９＝ＯＦＦ、ｎＭＯＳトランジスタ４２＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトラ
ンジスタ４３＝ＯＮとされ、図５に示す回路と等価にな
る。During reading, the pMOS transistor 39 = OFF and the nMOS transistor 42 = O.
FF, pMOS transistor 40 = ON, and nMOS transistor 43 = ON, which is equivalent to the circuit shown in FIG.
【００３８】即ち、ｐＭＯＳトランジスタ３６、３７を
負荷トランジスタとし、ＥＰＲＯＭセル・トランジスタ
３４、３５を駆動トランジスタとするフリップフロップ
５１が構成される。That is, a flip-flop 51 is constructed which uses the pMOS transistors 36 and 37 as load transistors and the EPROM cell transistors 34 and 35 as drive transistors.
【００３９】かかる本実施例においては、冗長アドレス
の１ビットとして「Ｌ」を記憶させる場合には、ＥＰＲ
ＯＭセル・トランジスタ３４に対して書込みを行わない
ようにする。In this embodiment, when "L" is stored as one bit of the redundant address, the EPR is stored.
Do not write to the OM cell transistor 34.
【００４０】このようにする場合には、電源投入時にお
いて、制御信号ＳＣ＝「Ｌ」とされた場合、ｐＭＯＳト
ランジスタ３９＝ＯＮ、ｎＭＯＳトランジスタ４２＝Ｏ
Ｎとなり、ノード５２とノード５３とが接続され、ノー
ド５２のレベルとノード５３のレベルが同一のレベルに
され、その後、制御信号ＳＣ＝「Ｈ」とされ、ノード５
２とノード５３が電気的に遮断される。In this case, when the control signal SC is "L" at power-on, the pMOS transistor 39 is ON and the nMOS transistor 42 is O.
N, the node 52 and the node 53 are connected, the level of the node 52 and the level of the node 53 are set to the same level, and then the control signal SC = “H”, and the node 5
2 and the node 53 are electrically disconnected.
【００４１】ここに、ＥＰＲＯＭセル・トランジスタ３
４は、その電流駆動能力をＥＰＲＯＭセル・トランジス
タ３５よりも若干大きくされているので、ＥＰＲＯＭセ
ル・トランジスタ３５よりもＥＰＲＯＭセル・トランジ
スタ３４に大きな電流が流れ、ＥＰＲＯＭセル・トラン
ジスタ３４が先に弱いＯＮ状態となる。Here, the EPROM cell transistor 3
In No. 4, since the current drive capacity thereof is set to be slightly larger than that of the EPROM cell transistor 35, a larger current flows through the EPROM cell transistor 34 than the EPROM cell transistor 35, and the EPROM cell transistor 34 is weakly turned ON first. It becomes a state.
【００４２】この結果、その後、ｐＭＯＳトランジスタ
３７＝ＯＮ、ｐＭＯＳトランジスタ３６＝ＯＦＦ、ＥＰ
ＲＯＭセル・トランジスタ３４＝ＯＮ、ＥＰＲＯＭセル
・トランジスタ３５＝ＯＦＦの状態で安定する。As a result, thereafter, pMOS transistor 37 = ON, pMOS transistor 36 = OFF, EP
The ROM cell transistor 34 = ON and the EPROM cell transistor 35 = OFF are stable.
【００４３】したがって、読出し時においては、ＥＰＲ
ＯＭセル・トランジスタ３４＝ＯＮ、ＥＰＲＯＭセル・
トランジスタ３５＝ＯＦＦ、ｐＭＯＳトランジスタ３６
＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮ、ノード５
３＝「Ｈ」となり、出力信号として「Ｌ」を得ることが
できる。Therefore, at the time of reading, the EPR
OM cell transistor 34 = ON, EPROM cell
Transistor 35 = OFF, pMOS transistor 36
= OFF, pMOS transistor 37 = ON, node 5
3 = “H”, and “L” can be obtained as the output signal.
【００４４】これに対して、冗長アドレスの１ビットと
して「Ｈ」を記憶させる場合には、ＥＰＲＯＭセル・ト
ランジスタ３４に対して書込みを行うようにする。この
ようにする場合には、ＥＰＲＯＭセル・トランジスタ３
４＝ＯＦＦ、ＥＰＲＯＭセル・トランジスタ３５＝Ｏ
Ｎ、ｐＭＯＳトランジスタ３６＝ＯＮ、ｐＭＯＳトラン
ジスタ３７＝ＯＦＦ、ノード５３＝「Ｌ」となり、出力
信号として「Ｈ」を得ることができる。On the other hand, when "H" is stored as one bit of the redundant address, the EPROM cell transistor 34 is written. In this case, the EPROM cell transistor 3
4 = OFF, EPROM cell transistor 35 = O
N, pMOS transistor 36 = ON, pMOS transistor 37 = OFF, node 53 = “L”, and “H” can be obtained as an output signal.
【００４５】かかる本実施例によれば、読出し時、ＥＰ
ＲＯＭセル・トランジスタ３５＝ＯＦＦ、ｐＭＯＳトラ
ンジスタ３６＝ＯＦＦ、又は、ＥＰＲＯＭセル・トラン
ジスタ３４＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＦ
Ｆとなる。According to this embodiment, when reading, EP
ROM cell transistor 35 = OFF, pMOS transistor 36 = OFF, or EPROM cell transistor 34 = OFF, pMOS transistor 37 = OF
It becomes F.
【００４６】したがって、電源線３１からｐＭＯＳ３６
及びＥＰＲＯＭセル・トランジスタ３４を介して接地に
電流が定常的に流れることがなく、また、電源線３２か
らｐＭＯＳ３７及びＥＰＲＯＭセル・トランジスタ３５
を介して接地に電流が定常的に流れることもない。この
結果、無駄な電力消費を避け、消費電力の低減化を図る
ことができる。Therefore, from the power supply line 31 to the pMOS 36.
And no current constantly flows to the ground through the EPROM cell transistor 34 and the pMOS 37 and the EPROM cell transistor 35 from the power supply line 32.
No current constantly flows to the ground via the. As a result, wasteful power consumption can be avoided and power consumption can be reduced.
【００４７】また、本実施例においては、電源電圧が変
動した場合であっても、ＯＦＦしているＥＰＲＯＭセル
・トランジスタ及びｐＭＯＳトランジスタのゲート電圧
は、影響を受けず、接地電圧のままとされるので、これ
らＯＦＦしているＥＰＲＯＭセル・トランジスタ及びｐ
ＭＯＳトランジスタがＯＮとなることはなく、記憶状態
に変化は生じない。したがって、電源マージンを大きく
とることができる。Further, in this embodiment, even when the power supply voltage fluctuates, the gate voltages of the EPROM cell transistor and the pMOS transistor which are turned off are not affected and are kept at the ground voltage. Therefore, the EPROM cell transistor and p that are turned off are
The MOS transistor is never turned on, and the storage state does not change. Therefore, a large power supply margin can be secured.
【００４８】[0048]
【発明の効果】以上のように、本発明によれば、電源線
から記憶回路を介して接地に電流が定常的に流れること
がないので、消費電力の低減化を図ることができると共
に、電源電圧が変動した場合であっても、記憶回路は記
憶状態に変化を生じないので、電源マージンを大きくと
ることができる。As described above, according to the present invention, since the current does not constantly flow from the power supply line to the ground through the memory circuit, the power consumption can be reduced and the power supply can be reduced. Even if the voltage fluctuates, the memory circuit does not change its memory state, so that a large power supply margin can be secured.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の原理説明図である。FIG. 2 is a diagram illustrating the principle of the present invention.
【図３】本発明の一実施例を示す回路図である。FIG. 3 is a circuit diagram showing an embodiment of the present invention.
【図４】本発明の一実施例の動作を説明するための回路
図（書込み時の等価回路図）である。FIG. 4 is a circuit diagram (equivalent circuit diagram at the time of writing) for explaining the operation of one embodiment of the present invention.
【図５】本発明の一実施例の動作を説明するための回路
図（読出し時の等価回路図）である。FIG. 5 is a circuit diagram (equivalent circuit diagram at the time of reading) for explaining the operation of one embodiment of the present invention.
【図６】半導体記憶装置の一例の要部を示すブロック図
である。FIG. 6 is a block diagram showing a main part of an example of a semiconductor memory device.
【図７】従来の冗長アドレス記憶回路を示す回路図であ
る。FIG. 7 is a circuit diagram showing a conventional redundant address storage circuit.
１９、２０ 電源線 ２１、２２ ｐＭＯＳトランジスタ ２３、２４ ＥＰＲＯＭセル・トランジスタ ２５ インバータ ２６ 出力端子 19, 20 Power line 21, 22 pMOS transistor 23, 24 EPROM cell transistor 25 Inverter 26 Output terminal
Claims (3)
型の不揮発性メモリ・セル・トランジスタ（２３、２
４）で構成し、一方及び他方の負荷トランジスタを他の
導電型のＭＯＳトランジスタ（２１、２２）で構成して
なるフリップフロップ（２７）を記憶回路として構成さ
れていることを特徴とする冗長アドレス記憶回路。1. One conductivity type non-volatile memory cell transistor (23, 2)
And a flip-flop (27) configured as a memory circuit, the one and the other load transistors being MOS transistors (21, 22) of another conductivity type. Memory circuit.
（２３、２４）のうち、一方の不揮発性メモリ・セル・
トランジスタ（２３）は、その電流駆動能力を他方の不
揮発性メモリ・セル・トランジスタ（２４）の電流駆動
能力よりも大きくされていることを特徴とする請求項１
記載の冗長アドレス記憶回路。2. One of the non-volatile memory cell transistors (23, 24) is a non-volatile memory cell transistor.
The transistor (23) has a current drivability larger than that of the other nonvolatile memory cell transistor (24).
The redundant address storage circuit described.
発性メモリ・セル・トランジスタ（２３）、他方の駆動
トランジスタを前記不揮発性メモリ・セル・トランジス
タ（２３）よりも電流駆動能力の小さい一導電型のＭＯ
Ｓトランジスタ（２９）で構成し、一方及び他方の負荷
トランジスタを他の導電型のＭＯＳトランジスタ（２
１、２２）で構成してなるフリップフロップ（３０）を
記憶回路として構成されていることを特徴とする冗長ア
ドレス記憶回路。3. One conductivity type nonvolatile memory cell transistor (23) of one conductivity type, and one conductivity type one conductivity type having a smaller current driving capability than the nonvolatile memory cell transistor (23). Mold MO
An S-transistor (29) is used, and one and the other load transistor are connected to another conductivity type MOS transistor (2).
A redundant address storage circuit, characterized in that a flip-flop (30) composed of the first and the second) is configured as a storage circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121819A JPH05314789A (en) | 1992-05-14 | 1992-05-14 | Redundant address storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121819A JPH05314789A (en) | 1992-05-14 | 1992-05-14 | Redundant address storage circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314789A true JPH05314789A (en) | 1993-11-26 |
Family
ID=14820719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121819A Pending JPH05314789A (en) | 1992-05-14 | 1992-05-14 | Redundant address storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314789A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254297A (en) * | 1994-02-28 | 1995-10-03 | Sgs Thomson Microelectron Sa | Memory redundancy circuit |
| JP2001358313A (en) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | Semiconductor device |
| US6611458B2 (en) | 2000-02-10 | 2003-08-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7701265B2 (en) | 2006-04-11 | 2010-04-20 | Elpida Memory, Inc. | Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit |
-
1992
- 1992-05-14 JP JP4121819A patent/JPH05314789A/en active Pending
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| US6724657B2 (en) | 2000-06-14 | 2004-04-20 | Renesas Technology Corp. | Semiconductor device with improved latch arrangement |
| US7701265B2 (en) | 2006-04-11 | 2010-04-20 | Elpida Memory, Inc. | Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit |
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