JPH05314012A - メモリの書込保護方法 - Google Patents
メモリの書込保護方法Info
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- JPH05314012A JPH05314012A JP3073135A JP7313591A JPH05314012A JP H05314012 A JPH05314012 A JP H05314012A JP 3073135 A JP3073135 A JP 3073135A JP 7313591 A JP7313591 A JP 7313591A JP H05314012 A JPH05314012 A JP H05314012A
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- Japan
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- write
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Abstract
(57)【要約】
【目的】 書込保護領域の変更に際しハードウェア上の
変更を必要とせず、また書込保護領域の数によるハード
ウェア上の実質的負担がない、メモリの書込保護方法を
提供する。 【構成】 メモリ２を任意の領域に分割し、分割した領
域ごとに書込の可否を表す情報を一覧表の形でメモリ３
に記憶させておき、書込に際しては書込アドレスによっ
てこの記憶情報を参照して当該アドレスに対応する書込
の可否を決定する。
変更を必要とせず、また書込保護領域の数によるハード
ウェア上の実質的負担がない、メモリの書込保護方法を
提供する。 【構成】 メモリ２を任意の領域に分割し、分割した領
域ごとに書込の可否を表す情報を一覧表の形でメモリ３
に記憶させておき、書込に際しては書込アドレスによっ
てこの記憶情報を参照して当該アドレスに対応する書込
の可否を決定する。
Description
【０００１】
【産業上の利用分野】本発明は例えばマイクロコンピュ
ータにおけるメモリの書込保護方法に関するものであ
る。
ータにおけるメモリの書込保護方法に関するものであ
る。
【０００２】
【従来の技術】マイクロコンピュータにおいては、RAM
（随時書込読出メモリ）のように、それ自体自由に書込
が行えるメモリであっても、特定の領域については書込
を保護（禁止）して既記憶内容を保護したい場合があ
る。このような目的で種々の書込保護方法が実用化され
ている。図５はその一例を示している。図において61は
マイクロプロセッサ、62はメモリであり、マイクロプロ
セッサ61からアドレスバス64を介して与えられるアドレ
スによりメモリ62がアクセスされる。メモリ62に書込む
べきデータ又はメモリ62から読出されたデータはデータ
バス65を介して伝送される。
（随時書込読出メモリ）のように、それ自体自由に書込
が行えるメモリであっても、特定の領域については書込
を保護（禁止）して既記憶内容を保護したい場合があ
る。このような目的で種々の書込保護方法が実用化され
ている。図５はその一例を示している。図において61は
マイクロプロセッサ、62はメモリであり、マイクロプロ
セッサ61からアドレスバス64を介して与えられるアドレ
スによりメモリ62がアクセスされる。メモリ62に書込む
べきデータ又はメモリ62から読出されたデータはデータ
バス65を介して伝送される。
【０００３】アドレスバス64の上位複数ビット分がコン
パレータ63の一方の入力端子に接続されている。コンパ
レータ63の他方の入力端子には配線スイッチ等を用いて
なる同ビット数のアドレス設定器67が接続されており、
コンパレータはこれによって与えられる複数ビットの信
号とアドレスバス64から入力されるアドレスの上位ビッ
トとを比較する。両者が一致した場合はコンパレータは
エラー信号を信号線66を介してマイクロプロセッサ61の
割込端子へ与える。例えばアドレス00000000 (16進) 〜
00FFFFFF (16進) の領域を保護する場合はアドレスバス
の上位８ビットをコンパレータ63へ与えるようになし、
またアドレス設定器67により00000000を設定する。そう
すると書込アドレスが00000000 (16進) 〜00FFFFFF (16
進) である場合は上位２桁の00 (16進)(＝0000 0000)が
アドレス設定器67の設定値に一致し、エラー信号が発せ
られる。
パレータ63の一方の入力端子に接続されている。コンパ
レータ63の他方の入力端子には配線スイッチ等を用いて
なる同ビット数のアドレス設定器67が接続されており、
コンパレータはこれによって与えられる複数ビットの信
号とアドレスバス64から入力されるアドレスの上位ビッ
トとを比較する。両者が一致した場合はコンパレータは
エラー信号を信号線66を介してマイクロプロセッサ61の
割込端子へ与える。例えばアドレス00000000 (16進) 〜
00FFFFFF (16進) の領域を保護する場合はアドレスバス
の上位８ビットをコンパレータ63へ与えるようになし、
またアドレス設定器67により00000000を設定する。そう
すると書込アドレスが00000000 (16進) 〜00FFFFFF (16
進) である場合は上位２桁の00 (16進)(＝0000 0000)が
アドレス設定器67の設定値に一致し、エラー信号が発せ
られる。
【０００４】
【発明が解決しようとする課題】以上の如き従来方法に
よる場合、保護領域を変更する必要が生じたときはアド
レス設定器67の設定値を変更する必要があり、そのため
に結線変更, 部品の取外し, 再装着等が必要であるとい
う煩わしさがある。また保護領域を複数設ける場合はア
ドレス設定器を複数設ける必要があり、スペース利用効
率の低下要因となっている。本発明はこのような問題点
を解決するためになされたものであり、保護領域を予め
記憶しておき、これと書込アドレスとを対照することと
して、保護領域変更時にハードウェア上の変更を必要と
せず、また保護領域の数によるハードウェア上の実質的
負担増がないメモリの書込保護方法を提供することを目
的とする。
よる場合、保護領域を変更する必要が生じたときはアド
レス設定器67の設定値を変更する必要があり、そのため
に結線変更, 部品の取外し, 再装着等が必要であるとい
う煩わしさがある。また保護領域を複数設ける場合はア
ドレス設定器を複数設ける必要があり、スペース利用効
率の低下要因となっている。本発明はこのような問題点
を解決するためになされたものであり、保護領域を予め
記憶しておき、これと書込アドレスとを対照することと
して、保護領域変更時にハードウェア上の変更を必要と
せず、また保護領域の数によるハードウェア上の実質的
負担増がないメモリの書込保護方法を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明に係るメモリの書
込保護方法は、任意に分割してなるメモリの領域ごとに
定めた書込の可否情報をメモリの所定領域に記憶させて
おき、書込アドレスによって前記可否情報を参照し、該
書込アドレスが属する領域に対応する可否情報に従い書
込の可否を決定することを特徴とする。
込保護方法は、任意に分割してなるメモリの領域ごとに
定めた書込の可否情報をメモリの所定領域に記憶させて
おき、書込アドレスによって前記可否情報を参照し、該
書込アドレスが属する領域に対応する可否情報に従い書
込の可否を決定することを特徴とする。
【０００６】
【作用】前記所定領域には書込の可否情報を分割領域ご
とに記憶させておく。書込時においては、書込アドレス
によって可否情報を参照し、書込不可である場合はマイ
クロプロセッサ61にエラー信号を発する。書込を保護す
べき領域を変更する場合は前記所定領域での可否情報を
変更する。
とに記憶させておく。書込時においては、書込アドレス
によって可否情報を参照し、書込不可である場合はマイ
クロプロセッサ61にエラー信号を発する。書込を保護す
べき領域を変更する場合は前記所定領域での可否情報を
変更する。
【０００７】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図１は本発明に係るメモリの書込保護方法
を適用したマイクロコンピュータ要部のブロック図であ
る。図において１はマイクロプロセッサ、２は第１メモ
リであり、アドレスバス４及びデータバス５で接続され
ている。データバス５は32ビットのデータD31 〜D0の伝
送を行う。アドレスバス４はマイクロプロセッサ１が出
力する32ビットのアドレスA31 〜A0のうち下位20ビット
A19 〜A0をメモリ２へ伝送する。３は第２のメモリであ
り、書込を保護すべき領域の一覧情報、つまり前述の書
込可否情報を記憶させるためのものである。
て詳述する。図１は本発明に係るメモリの書込保護方法
を適用したマイクロコンピュータ要部のブロック図であ
る。図において１はマイクロプロセッサ、２は第１メモ
リであり、アドレスバス４及びデータバス５で接続され
ている。データバス５は32ビットのデータD31 〜D0の伝
送を行う。アドレスバス４はマイクロプロセッサ１が出
力する32ビットのアドレスA31 〜A0のうち下位20ビット
A19 〜A0をメモリ２へ伝送する。３は第２のメモリであ
り、書込を保護すべき領域の一覧情報、つまり前述の書
込可否情報を記憶させるためのものである。
【０００８】図２はこれらメモリ２，３のアドレス空間
を示すマップであり、メモリ２には00000000 (16進) 〜
00FFFFFF (16進) を、またメモリ３にはFE000000 (16
進) 〜FE0003FF (16進) を割当てている。而してマイク
ロプロセッサ１が出力するアドレスのうちの下位10ビッ
トA9〜A0がゲート６へ、またアドレスA23 〜A14 の10ビ
ットがゲート７へ夫々入力される。両ゲート６，７は次
に説明するアドレスデコーダ８の出力信号によって開閉
制御され、メモリ３への書込時にはゲート６が、またメ
モリ２が選択された場合にはゲート７が夫々開いて前述
の各アドレスをメモリ３のアドレス入力端子MA9 〜MA0
へ与える。
を示すマップであり、メモリ２には00000000 (16進) 〜
00FFFFFF (16進) を、またメモリ３にはFE000000 (16
進) 〜FE0003FF (16進) を割当てている。而してマイク
ロプロセッサ１が出力するアドレスのうちの下位10ビッ
トA9〜A0がゲート６へ、またアドレスA23 〜A14 の10ビ
ットがゲート７へ夫々入力される。両ゲート６，７は次
に説明するアドレスデコーダ８の出力信号によって開閉
制御され、メモリ３への書込時にはゲート６が、またメ
モリ２が選択された場合にはゲート７が夫々開いて前述
の各アドレスをメモリ３のアドレス入力端子MA9 〜MA0
へ与える。
【０００９】アドレスデコーダ８へはアドレスの上位22
ビットA31 〜A10 が入力される。このアドレスデコーダ
８は入力アドレスがFE000000 (16進) 〜FE0003FFである
場合、つまりメモリ３に割当てたアドレスである場合に
は信号CS1 バーを出力し、入力アドレスが00000000〜00
FFFFFFである場合、つまりメモリ２に割当てたアドレス
である場合には信号CS2 バーを出力する。信号CS1 バー
はゲート６のローアクティブの開閉制御端子、メモリ３
の書込イネーブル端子WEバー及び負論理のORゲート９の
一入力端子に与えられる。また信号CS2 バーは、前記OR
ゲート９の他入力端子、ゲート７のローアクティブの開
閉制御端子及びメモリ２のローアクティブのチップセレ
クト端子CSバーに与えられる。ORゲート９の出力はメモ
リ３のローアクティブのチップセレクト端子CSバーへ与
えられる。
ビットA31 〜A10 が入力される。このアドレスデコーダ
８は入力アドレスがFE000000 (16進) 〜FE0003FFである
場合、つまりメモリ３に割当てたアドレスである場合に
は信号CS1 バーを出力し、入力アドレスが00000000〜00
FFFFFFである場合、つまりメモリ２に割当てたアドレス
である場合には信号CS2 バーを出力する。信号CS1 バー
はゲート６のローアクティブの開閉制御端子、メモリ３
の書込イネーブル端子WEバー及び負論理のORゲート９の
一入力端子に与えられる。また信号CS2 バーは、前記OR
ゲート９の他入力端子、ゲート７のローアクティブの開
閉制御端子及びメモリ２のローアクティブのチップセレ
クト端子CSバーに与えられる。ORゲート９の出力はメモ
リ３のローアクティブのチップセレクト端子CSバーへ与
えられる。
【００１０】メモリ３に書込むべきデータはマイクロプ
ロセッサ１から与えられるが、そのデータは書込の可否
を示す1/0 の１ビットのデータであり、データバスD31
〜D0のうち１ビットをメモリ３のデータ入力端子Ｄinに
接続してある。メモリ３から読出されるデータも当然に
１ビットのデータである。このデータを出力するデータ
出力端子Ｄout は負論理のNANDゲート10の一入力端子に
接続してある。マイクロプロセッサ１はメモリ２に対す
る書込／読出の別を表す信号を端子R/W バーから出力
し、これをメモリ２の端子R/W バー及びNANDゲート10の
他端子に与えるようになしてある。前記信号はハイの場
合に読出しを、またローの場合に書込を指示する。NAND
ゲート10の出力はハイレベルをエラー信号としてマイク
ロプロセッサの所定端子に与えるべくなしてある。
ロセッサ１から与えられるが、そのデータは書込の可否
を示す1/0 の１ビットのデータであり、データバスD31
〜D0のうち１ビットをメモリ３のデータ入力端子Ｄinに
接続してある。メモリ３から読出されるデータも当然に
１ビットのデータである。このデータを出力するデータ
出力端子Ｄout は負論理のNANDゲート10の一入力端子に
接続してある。マイクロプロセッサ１はメモリ２に対す
る書込／読出の別を表す信号を端子R/W バーから出力
し、これをメモリ２の端子R/W バー及びNANDゲート10の
他端子に与えるようになしてある。前記信号はハイの場
合に読出しを、またローの場合に書込を指示する。NAND
ゲート10の出力はハイレベルをエラー信号としてマイク
ロプロセッサの所定端子に与えるべくなしてある。
【００１１】次に図３に示すような書込保護の情報をメ
モリ３に記憶させる場合の動作について説明する。メモ
リ２の00000000 (16進) 〜00003FFF (16進) の領域につ
いての書込可否の情報をメモリ３のアドレス000(16進)
に書込むこととする。この例では書込を許可するデータ
“１”を書込む。メモリ２の00004000 (16進) 〜00007F
FF (16進)の領域についての書込可否の情報はメモリ３
のアドレス001(16進) に書込こととする。ここには書込
を禁ずるデータ“０”を書込む。このようにメモリ２の
データ書込領域00000000 (16進) 〜00FFFFFF (16進) を
複数 (実施例では1024) の領域に分割し、その夫々の領
域ごとに割当てたメモリ３のアドレス000, 001，002…3
FF に、書込可を“１”、禁止を“０”として書込むの
である。
モリ３に記憶させる場合の動作について説明する。メモ
リ２の00000000 (16進) 〜00003FFF (16進) の領域につ
いての書込可否の情報をメモリ３のアドレス000(16進)
に書込むこととする。この例では書込を許可するデータ
“１”を書込む。メモリ２の00004000 (16進) 〜00007F
FF (16進)の領域についての書込可否の情報はメモリ３
のアドレス001(16進) に書込こととする。ここには書込
を禁ずるデータ“０”を書込む。このようにメモリ２の
データ書込領域00000000 (16進) 〜00FFFFFF (16進) を
複数 (実施例では1024) の領域に分割し、その夫々の領
域ごとに割当てたメモリ３のアドレス000, 001，002…3
FF に、書込可を“１”、禁止を“０”として書込むの
である。
【００１２】図４の(a) 行はメモリ３への書込の場合に
マイクロプロセッサ１が出力するアドレスA31 〜A0を示
している。図中Ｘは０又は１を示す。この32ビットの内
容はFE000000 (16進) 〜FE0003FF (16進) であるのでア
ドレスデコーダ８は信号ＣＳ１バーを出力する。これに
よりメモリ３のチップセレクト端子ＣＳバー, 書込イネ
ーブル端子WEバーがアクティブになり、これに対する書
込が可能な状態になる。Ｘで示される下位10ビットのア
ドレスA9〜A0は信号CS1 バーによって開いたゲート６か
らメモリ３のアドレス入力端子MA9 〜MA0 に与えられ
る。従ってこのアドレス00 0000 0000〜11 1111 1111、
つまり000 〜3FF(16進) までの番地にデータ入力端子Ｄ
inへ与えられた“０”又は“１”の値が書込まれること
になる。
マイクロプロセッサ１が出力するアドレスA31 〜A0を示
している。図中Ｘは０又は１を示す。この32ビットの内
容はFE000000 (16進) 〜FE0003FF (16進) であるのでア
ドレスデコーダ８は信号ＣＳ１バーを出力する。これに
よりメモリ３のチップセレクト端子ＣＳバー, 書込イネ
ーブル端子WEバーがアクティブになり、これに対する書
込が可能な状態になる。Ｘで示される下位10ビットのア
ドレスA9〜A0は信号CS1 バーによって開いたゲート６か
らメモリ３のアドレス入力端子MA9 〜MA0 に与えられ
る。従ってこのアドレス00 0000 0000〜11 1111 1111、
つまり000 〜3FF(16進) までの番地にデータ入力端子Ｄ
inへ与えられた“０”又は“１”の値が書込まれること
になる。
【００１３】次にメモリ２への書込の場合のアドレスの
構成は図４の(b) 行に示すようになっている。メモリ２
のアドレスは00000000 (16進) 〜00FFFFFF (16進) であ
るのでA31 〜A24 の８ビットは“０”である。メモリ３
へ与えるべきその下位の10ビットA23 〜A14 は1024分割
したメモリ２の領域の夫々を特定することになり図４
(a) 欄に対応させてＸで表すことができる。更に下位側
のビットA13 〜A0はメモリ２の分割した各領域での番地
を示す。これをＹで表すこととする。而してマイクロプ
ロセッサ１はメモリ２への書込に際し、このようなアド
レス信号を端子A31 〜A0から発し、書込むべきデータを
端子D31 〜D0から発し、更に端子R/W バーからローレベ
ルの信号を発する。アドレスデコーダ８はアドレス信号
の上位ビットA31 〜A10 が入力される。この内容はメモ
リ２のアドレス00000000 (16進) 〜00FFFFFF (16進) の
上位22ビットであるから、信号CS2 バーが出力される。
従ってメモリ２，３のチップセレクト端子CSバーが共に
アクティブになり、またゲート７の開閉制御端子がアク
ティブになる。
構成は図４の(b) 行に示すようになっている。メモリ２
のアドレスは00000000 (16進) 〜00FFFFFF (16進) であ
るのでA31 〜A24 の８ビットは“０”である。メモリ３
へ与えるべきその下位の10ビットA23 〜A14 は1024分割
したメモリ２の領域の夫々を特定することになり図４
(a) 欄に対応させてＸで表すことができる。更に下位側
のビットA13 〜A0はメモリ２の分割した各領域での番地
を示す。これをＹで表すこととする。而してマイクロプ
ロセッサ１はメモリ２への書込に際し、このようなアド
レス信号を端子A31 〜A0から発し、書込むべきデータを
端子D31 〜D0から発し、更に端子R/W バーからローレベ
ルの信号を発する。アドレスデコーダ８はアドレス信号
の上位ビットA31 〜A10 が入力される。この内容はメモ
リ２のアドレス00000000 (16進) 〜00FFFFFF (16進) の
上位22ビットであるから、信号CS2 バーが出力される。
従ってメモリ２，３のチップセレクト端子CSバーが共に
アクティブになり、またゲート７の開閉制御端子がアク
ティブになる。
【００１４】そうするとゲート７が開いてアドレスA23
〜A14 がメモリ３へ入力され、該当アドレスのデータが
データ出力端子Ｄout から読出されることになる。いま
A23〜A14 が0000 0000 00である場合はアドレス000(16
進) のデータ“１”が読出される。そうするとNANDゲー
ト10出力はローレベルであり、マイクロプロセッサ１は
これをエラー信号とは認識しない。これに対してアドレ
ス信号A23 〜A14 が0000 0000 01である場合はメモリ３
のアドレス001(16進) のデータ“０”が読出され、NAND
ゲート10へ与えられる。NANDゲート10の他入力はこのと
きローレベルであるから、その出力はハイレベルとな
り、マイクロプロセッサ１はこれをエラー信号として認
識し、メモリ２に対する書込のための処理を停止する。
これによりそのアドレスの書込保護が行われることにな
る。
〜A14 がメモリ３へ入力され、該当アドレスのデータが
データ出力端子Ｄout から読出されることになる。いま
A23〜A14 が0000 0000 00である場合はアドレス000(16
進) のデータ“１”が読出される。そうするとNANDゲー
ト10出力はローレベルであり、マイクロプロセッサ１は
これをエラー信号とは認識しない。これに対してアドレ
ス信号A23 〜A14 が0000 0000 01である場合はメモリ３
のアドレス001(16進) のデータ“０”が読出され、NAND
ゲート10へ与えられる。NANDゲート10の他入力はこのと
きローレベルであるから、その出力はハイレベルとな
り、マイクロプロセッサ１はこれをエラー信号として認
識し、メモリ２に対する書込のための処理を停止する。
これによりそのアドレスの書込保護が行われることにな
る。
【００１５】
【発明の効果】以上のように本発明による場合はメモリ
３に書込むデータにより書込保護領域を任意に設定する
ことができる。従って書込保護領域の変更に際してハー
ドウェア上の変更を必要とせず、その煩わしさがない。
また複数の領域に対する書込保護も、それを記憶してお
く番地を要するのみであり、保護領域増大に伴うハード
ウェア上の実質的負担増は皆無である。そしてこの発明
によればソフトウェアにより書込保護領域を容易に指示
又は変更できるのて、ソフトウェア開発時、障害発生時
の切分け作業に便宜である等、本発明は優れた効果を奏
する。
３に書込むデータにより書込保護領域を任意に設定する
ことができる。従って書込保護領域の変更に際してハー
ドウェア上の変更を必要とせず、その煩わしさがない。
また複数の領域に対する書込保護も、それを記憶してお
く番地を要するのみであり、保護領域増大に伴うハード
ウェア上の実質的負担増は皆無である。そしてこの発明
によればソフトウェアにより書込保護領域を容易に指示
又は変更できるのて、ソフトウェア開発時、障害発生時
の切分け作業に便宜である等、本発明は優れた効果を奏
する。
【図１】本発明方法を適用したマイクロコンピュータ要
部のブロック図である。
部のブロック図である。
【図２】メモリ２，３のアドレス空間を示すマップであ
る。
る。
【図３】メモリ３の記憶内容を示す概念図である。
【図４】メモリ３への書込時及びメモリ２への書込時の
各アドレスの説明図である。
各アドレスの説明図である。
【図５】従来の書込保護方法の説明図である。
１ マイクロプロセッサ ２ メモリ ３ メモリ ４ アドレスバス ６ ゲート ７ ゲート ８ アドレスデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢居 国一 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 (72)発明者 上條 文雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 神山 忠秋 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 池内 雅博 京都市右京区花園土堂町10番地 オムロン 株式会社内 (72)発明者 藤本 成二 京都市右京区花園土堂町10番地 オムロン 株式会社内
Claims (1)
- 【請求項１】 メモリの一部に対する書込を保護する方
法において、 任意に分割してなるメモリの領域ごとに定めた書込の可
否情報をメモリの所定領域に記憶させておき、書込アド
レスによって前記可否情報を参照し、該書込アドレスが
属する領域に対応する可否情報に従い書込の可否を決定
することを特徴とするメモリの書込保護方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073135A JPH05314012A (ja) | 1991-04-05 | 1991-04-05 | メモリの書込保護方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073135A JPH05314012A (ja) | 1991-04-05 | 1991-04-05 | メモリの書込保護方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314012A true JPH05314012A (ja) | 1993-11-26 |
Family
ID=13509459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073135A Pending JPH05314012A (ja) | 1991-04-05 | 1991-04-05 | メモリの書込保護方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606707B1 (en) | 1999-04-27 | 2003-08-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory card |
-
1991
- 1991-04-05 JP JP3073135A patent/JPH05314012A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606707B1 (en) | 1999-04-27 | 2003-08-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory card |
| US6789192B2 (en) | 1999-04-27 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory card, data reading apparatus, and data reading/reproducing apparatus |
| US7062652B2 (en) | 1999-04-27 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory card, data reading apparatus and data reading/reproducing apparatus |
| US7996914B2 (en) | 1999-04-27 | 2011-08-09 | Panasonic Corporation | Semiconductor memory card and data reading apparatus, and data reading/reproducing apparatus |
| US8127368B2 (en) | 1999-04-27 | 2012-02-28 | Panasonic Corporation | Semiconductor memory card and data reading apparatus, and data reading/reproducing apparatus |
| US8661553B2 (en) | 1999-04-27 | 2014-02-25 | Panasonic Corporation | Semiconductor memory card and data reading apparatus, and data reading/reproducing apparatus |
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