JPH0531327B2 - - Google Patents
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- JPH0531327B2 JPH0531327B2 JP21098387A JP21098387A JPH0531327B2 JP H0531327 B2 JPH0531327 B2 JP H0531327B2 JP 21098387 A JP21098387 A JP 21098387A JP 21098387 A JP21098387 A JP 21098387A JP H0531327 B2 JPH0531327 B2 JP H0531327B2
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- JP
- Japan
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- average level
- value
- gain
- leading
- output
- Prior art date
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- Expired - Lifetime
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル表現された信号の平均レ
ベルを一定にするためのデイジタルAGC回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital AGC circuit for keeping the average level of a digitally expressed signal constant.
従来、この種のデイジタルAGC回路は、デイ
ジタル入力信号の平均レベルを算出し、その算出
値に応じて利得を求め、入力信号にこの利得を乗
じていた。
Conventionally, this type of digital AGC circuit calculates the average level of a digital input signal, determines a gain according to the calculated value, and multiplies the input signal by this gain.
上述した従来のデイジタルAGC回路は、入力
の平均レベルから直接利得を求めているため、入
力信号の平均レベルのダイナミツクレンジが広い
場合、その平均レベルのデイジタル表現のビツト
長が長くなつて、ROMテーブルを用いて利得を
求める場合ROMテーブルの容量が大きくなり、
また、この場合の利得のダイナミツクレンジも広
くなるので利得をデイジタル表現するビツト長も
長くなり、入力信号と利得を乗算する乗算器のハ
ードウエアが大きくなるという欠点がある。
The conventional digital AGC circuit described above calculates the gain directly from the average level of the input, so if the dynamic range of the average level of the input signal is wide, the bit length of the digital representation of the average level becomes long, and the ROM When calculating gain using a table, the capacity of the ROM table becomes large,
Furthermore, since the dynamic range of the gain in this case is widened, the bit length for digitally representing the gain also becomes long, and there is a drawback that the hardware of the multiplier that multiplies the input signal and the gain becomes large.
本発明のデイジタルAGC回路は、
入力したデイジタル信号の平均レベルを算出し
て２進数デイジタル値として出力する平均レベル
算出手段と、
平均レベル算出手段の出力値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分を出力す
るリーデイング“０”検出手段と、
平均レベルを入力し、その値をリーデイング
“０”検出手段が出力したリーデイング“０”の
差分だけシフトして出力する第１のシフト手段
と、
第１のシフト手段によつてシフトされた平均レ
ベルを入力し、その値と平均レベルの目標値との
比に対応する利得を出力する可変利得発生手段
と、
入力したデイジタル信号の２進数デイジタル値
をリーデイング“０”検出手段の出力値分シフト
して、シフトされたデイジタル信号を出力する第
２のシフト手段と、
第２のシフト手段の出力を入力し、その値に可
変利得発生手段が出力した利得を乗算する乗算手
段を有する。
The digital AGC circuit of the present invention includes an average level calculating means that calculates the average level of an input digital signal and outputs it as a binary digital value, and detects the leading "0" of the output value of the average level calculating means and calculates the average level of the input digital signal and outputs it as a binary digital value. a leading "0" detection means that outputs the difference between the target value of the average level and the leading "0"; a first shifting means that shifts and outputs the difference; and a variable means that inputs the average level shifted by the first shifting means and outputs a gain corresponding to the ratio of that value and a target value of the average level. gain generating means; second shifting means for shifting the binary digital value of the input digital signal by the output value of the leading "0" detection means and outputting the shifted digital signal; It has a multiplication means for inputting the output and multiplying the value by the gain output from the variable gain generation means.
入力したデイジタル信号の平均レベルが所定の
平均レベルの目標値とリーデイング“０”が同じ
数になるようにシフトされ、同じ桁数の数値によ
つて利得が計算されるので、利得は精度によつて
決まる最小の数値となる。この利得が乗算器で乗
算係数となるため乗算器のハードウエアが小さく
なる。
The average level of the input digital signal is shifted so that the predetermined average level target value and the leading "0" are the same number, and the gain is calculated using the same number of digits, so the gain depends on the accuracy. This is the minimum value determined by Since this gain becomes a multiplication coefficient in the multiplier, the hardware of the multiplier becomes smaller.
次に、本発明の実施例について図面を参照して
説明する。
Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のデイジタルAGC回路の一実
施例のブロツク図である。 FIG. 1 is a block diagram of one embodiment of the digital AGC circuit of the present invention.
平均レベル算出手段１はデイジタル化された信
号を入力し、その平均レベルを算出して２進数の
デイジタル値として出力する。リーデイング
“０”検出手段２は前記平均レベルの２進数のリ
ーデイング“０”を検出して、予め決められてい
る平均レベルの目標値のリーデイング“０”との
差分を出力する。第１のシフト手段３はリーデイ
ング“０”検出手段２の出力に応じて平均レベル
の２進数のリーデイング“０”を平均レベル目標
値のリーデイング“０”と同数になるようにシフ
トし、末尾が長ければ末尾を切捨て、不足なら
“０”を付加して出力する。可変利得発生手段５
は第１のシフト手段３の出力から微調用の利得を
算出する。第２のシフト手段４はリーデイング
“０”検出手段２の出力値分シフトする。乗算手
段６は第２のシフト手段４の出力を入力し、その
値に可変利得発生手段５が出力した利得を乗算し
て出力する。 The average level calculation means 1 inputs the digitized signal, calculates the average level thereof, and outputs it as a binary digital value. The leading "0" detection means 2 detects the leading "0" of the binary number of the average level and outputs the difference from the leading "0" of the predetermined target value of the average level. The first shifting means 3 shifts the leading "0" of the binary number of the average level to the same number as the leading "0" of the average level target value according to the output of the leading "0" detecting means 2, and If it is too long, the end is truncated, and if it is insufficient, "0" is added and output. Variable gain generating means 5
calculates the gain for fine adjustment from the output of the first shift means 3. The second shift means 4 shifts by the output value of the leading "0" detection means 2. The multiplication means 6 inputs the output of the second shift means 4, multiplies the value by the gain output from the variable gain generation means 5, and outputs the result.
次に、本実施例の動作について具体的数値によ
り説明する。 Next, the operation of this embodiment will be explained using specific numerical values.
入力されたデイジタル信号の２進数デイジタル
値を「00000001」それ以前の入力信号の値を
「00000011」と「00000010」とすると平均レベル
算出手段１が出力する平均レベル値は
「00000010」となる。別に定められている平均レ
ベル目標値を「01100000」とすると、リーデイン
グ“０”検出手段２は６−１＝５を出力する。し
たがつて、平均レベル値「00000010」は第１のシ
フト手段３で５ビツトシフトされ「01000000」と
なつて出力される。この値の平均レベル目標値
「01100000」との比が可変利得発生手段５で計算
され、1.1が利得となる。一方、入力「00000001」
は第２のシフト手段４によつて５ビツトシフトさ
れて「00100000」となり、乗算手段６に入力し
て、これに利得0.1が乗算され、「00110000」とな
つて出力される。このような動作の中で可変利得
発生手段５としてROMテーブルを用いると、そ
のテーブル容量は入力信号の平均レベルのダイナ
ミツクレンジが第１、第２のシフト手段３，４で
調整されているため、AGCの必要精度のみで決
まる。即ち、平均レベルのダイナミツクレンジは
平均レベルの目標値によつて、そのビツト長がき
められるために一定となり、このことはまた可変
利得発生手段５の出力ビツト長を小さくできる。
即ち、本実施例では0.1の利得は、従来のシフト
をしない方法によると平均レベルの目標値／平均
レベル値が「011000000」／「00000010」＝
「110000」となり乗算のためのメモリ容量が大き
くなつていた。 If the binary digital value of the input digital signal is "00000001" and the values of the previous input signals are "00000011" and "00000010", then the average level value output by the average level calculating means 1 is "00000010". If the separately determined average level target value is "01100000", the leading "0" detection means 2 outputs 6-1=5. Therefore, the average level value "00000010" is shifted by 5 bits by the first shift means 3 and outputted as "01000000". The ratio of this value to the average level target value "01100000" is calculated by the variable gain generating means 5, and 1.1 becomes the gain. On the other hand, input "00000001"
is shifted by 5 bits by the second shift means 4 to become "00100000", which is input to the multiplication means 6, multiplied by a gain of 0.1, and outputted as "00110000". When a ROM table is used as the variable gain generating means 5 in such an operation, the table capacity is such that the dynamic range of the average level of the input signal is adjusted by the first and second shifting means 3 and 4. , determined only by the required accuracy of AGC. That is, the dynamic range of the average level is constant because its bit length is determined by the target value of the average level, and this also allows the output bit length of the variable gain generating means 5 to be small.
In other words, in this embodiment, a gain of 0.1 is calculated as follows: According to the conventional method without shifting, the average level target value/average level value is "011000000"/"00000010"=
It became "110000" and the memory capacity for multiplication was large.
以上説明したように本発明は、従来のデイジタ
ルAGC回路にシフト手段による粗調AGCを加え
ることにより、可変利得発生手段と乗算手段のハ
ードウエアを小さくすることができる効果があ
る。
As explained above, the present invention has the advantage that the hardware of the variable gain generation means and the multiplication means can be made smaller by adding rough adjustment AGC using the shift means to the conventional digital AGC circuit.
第１図は本発明のデイジタルAGC回路の一実
施例のブロツク図である。
１……平均レベル算出手段、２……リーデイン
グ“０”検出手段、３……第１のシフト手段、４
……第２のシフト手段、５……可変利得発生手
段、６……乗算手段。
FIG. 1 is a block diagram of one embodiment of the digital AGC circuit of the present invention. DESCRIPTION OF SYMBOLS 1... Average level calculation means, 2... Leading "0" detection means, 3... First shifting means, 4
. . . second shift means, 5 . . . variable gain generation means, 6 . . . multiplication means.
Claims (1)
して２進数デイジタル値として出力する平均レベ
ル算出手段と、 平均レベル算出手段の出力値のリーデイング
“０”を検出し、予め決められている平均レベル
の目標値のリーデイング“０”との差分を出力す
るリーデイング“０”検出手段と、 平均レベルを入力し、その値をリーデイング
“０”検出手段が出力したリーデイング“０”の
差分だけシフトして出力する第１のシフト手段
と、 第１のシフト手段によつてシフトされた平均レ
ベルを入力し、その値と平均レベルの目標値との
比に対応する利得を出力する可変利得発生手段
と、 入力したデイジタル信号の２進数デイジタル値
をリーデイング“０”検出手段の出力値分シフト
して、シフトされたデイジタル信号を出力する第
２のシフト手段と、 第２のシフト手段の出力を入力し、その値に可
変利得発生手段が出力した利得を乗算する乗算手
段を有するデイジタルAGC回路。[Claims] 1. Average level calculation means for calculating the average level of an input digital signal and outputting it as a binary digital value; a leading "0" detection means that outputs the difference between the target value of the average level and the leading "0"; a variable gain inputting the average level shifted by the first shifting means and outputting a gain corresponding to the ratio of the average level to a target value of the average level; generating means; second shifting means for shifting the binary digital value of the input digital signal by the output value of the leading "0" detection means and outputting the shifted digital signal; and an output of the second shifting means. A digital AGC circuit that has a multiplication means that inputs a value and multiplies the value by the gain output from the variable gain generation means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098387A JPS6453637A (en) | 1987-08-24 | 1987-08-24 | Digital agc circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098387A JPS6453637A (en) | 1987-08-24 | 1987-08-24 | Digital agc circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453637A JPS6453637A (en) | 1989-03-01 |
| JPH0531327B2 true JPH0531327B2 (en) | 1993-05-12 |
Family
ID=16598366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21098387A Granted JPS6453637A (en) | 1987-08-24 | 1987-08-24 | Digital agc circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6453637A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373618A (en) * | 1989-08-14 | 1991-03-28 | Nec Corp | A/d converter |
| JP2002246860A (en) * | 2001-02-22 | 2002-08-30 | Kddi Research & Development Laboratories Inc | Device for automatically adjusting amplification level of receiver |
| EP2388297B1 (en) | 2009-01-16 | 2020-08-19 | Kaneka Corporation | Curable composition and cured object formed therefrom |
| KR101838533B1 (en) | 2010-01-19 | 2018-04-26 | 카네카 코포레이션 | Curable Composition |
-
1987
- 1987-08-24 JP JP21098387A patent/JPS6453637A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453637A (en) | 1989-03-01 |
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