JPH05307520A - 二つの異なるマイクロプロセッサのいずれかで演算するためのデータ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 ２種類の異なるマイクロプロセッサチップの
いずれかをコンピュータアパラタスに結合し演算を可能
にする論理的、物理的設計を含んでいるパーソナルコン
ピュータアパラタスを提供する。 【構成】 一型式の中央処理装置（ＣＰＵ）で処理する
ように適合されているデータ処理システムの相互接続さ
れた構成部品に対するバス手段をプレーナボードに提供
する。ボードに備えられたソケットは上記１個のＣＰＵ
を受け入れるのに適合しており、また１個のＣＰＵをも
つ第２型式のＣＰＵ（及びその特殊アダプタ）を受け入
れるのにも適合するようになっている。アダプタ及び論
理に対するバス修正手段がボート（上記のバス修正手段
に対応する）上に設けられており、これによりデータ処
理システムの相互接続された構成部品が第２のＣＰＵで
演算できるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２種の異なるマイクロプ
ロセッサのいずれかを、コンピュータ装置に結合し、演
算を可能にするための論理的、物理的設計を含むパーソ
ナルコンピュータ装置に関する。

【０００２】

【従来の技術およびその課題】既知の従来技術のパーソ
ナルコンピュータシステムでは、システム開発者は、そ
れぞれのマイクロプロセッサの種類に応じ、そのチップ
に対応する別個のシステムおよびアーキテクチャを設計
してきた。それぞれのシステムボード（プレーナとも言
う）は異なる論理的、物理的インターフェースをもち、
異なるサポーティング論理を必要とするので、当業者の
現行の手段は各のプラットフォームに別個のシステムボ
ードを設計することである。

【０００３】当業者の手法の一例を、インターナショナ
ル・ビジネス・マシンズ・コーポレーションによるパー
ソナルコンピュータシステムの開発に見る。モデル８５
７０，８５８０など高性能、ハイエンドＩＢＭ ＰＳ／
２システムはインテル８０３８６マイクロプロセッサを
使用して設計された。一方ＩＢＭ ＰＳ／２モデル５５
など低コスト、ハイボリュームシステムはインテル８０
３８６ＳＸマイクロプロセッサに基いた。これは二つの
マイクロプロセッサ間のコスト差が大きいためである。
用語ＩＢＭ，ＩＢＭ ＰＳ／２はインターナショナル・
ビジネス・マシンス・コーポレーションの登録商標であ
り、インテルはインテル・コーポレーションの商標であ
る。

【０００４】二つのマイクロプロセッサ間のコスト差の
理由の一部は、主ではないにしても、８０３８６では必
要な電力放出が相当大きいためで、セラミックピングリ
ッドパーケッジを使用する。８０３８６ＳＸは電力放出
要求がより小さく、より廉価のプラスチックフラットパ
ックパッケージを使用する。

【０００５】しかし、二つのマイクロプロセッサは大抵
の制御入出力が同一でありかなりの相似性を有する。主
要な機能上の差異は下記に見る通り、データ出力バス幅
の差とアドレス出力バス幅の差にある。今なお当業者は
高い開発費をかけ、二つの別個のシステム用構成部品を
加工し、在庫しなければならないことによる付加コスト
をかけている。

【０００６】８０３８６と８０３８６ＳＸの両マイクロ
プロセッサを装着するデュアル・プラットフォームを設
計すれば、次の利点がある。

【０００７】開発コストの削減（設計、シミュレーショ
ン、試験） 製造コストの削減 在庫品コストの削減 従って大幅に削減した全体コストで、二つの違ったプロ
セッサの両方に対応するシステムを提供するのが、本発
明の目的である。

【０００８】〔発明の概要〕本発明の目的は、システム
に結合される二つのプロセッサのいずれをも処理するの
に適したシステム設計を提供することにより、かなりの
相似性を有するマイクロプロセッサに対し、二つの別個
のシステムにおける付加的コストと非効率をなくすこと
にある。

【０００９】本発明によるシステム設計では、独特のソ
ケット、アダプタ配置で両方のマイクロプロセッサを装
着するデュアル・プラットフォーム、および同時にいず
れか一方のプロセッサを正常に処理する論理的、物理的
変更部分を有する単一のシステムボードを使用する。

【００１０】本発明の好適な実施例を簡単に例示するな
ら、インテル８０３８６ＳＸ１６ビットプロセッサを、
インテル８０３８６，３２ビットプロセッサ用設計のシ
ステムで処理するような論理的、物理的設計が可能であ
る。好適な実施例では、ＩＢＭ８５７０システム用低コ
ストプレーナボード上で論理が実行される。本プレーナ
ボードは主記憶装置およびバスコントロール用に２個の
ゲートアレーを用いる。１個のプレーナレイアウトでい
ずれか一方のインテルプロセッサを装着できる独特のソ
ケット、アダプタ設計により、独特の論理機能がゲート
アレーの内部および外部で実行される。

【００１１】本発明による８５７０プレーナ設計はイン
テル８０３８６，８０３８６ＳＸのいずれのプロセッサ
も主ＣＰＵとして使えるようにする。両プロセッサを装
着するのに改修しなければならない主な機能に４分野が
ある。４分野とはプロセッサとシステムのインターフェ
ース、データ経路論理、データバイトイネーブル機能、
アドレスバスデコード論理である。

【００１２】上記変更以外は、好適な実施例は広く知ら
れ使われているＩＢＭ８５７０と実質的に同じである。
本システムとその詳細はＩＢＭ Personal System/２、
モデル７０、テクニカルリファランスマニュアル、第１
版（１９８８年５月）と、その中で参照されている他の
マニュアルに記載されている。Personal System/２はイ
ンタナショナル・ビジネス・マシンス・コーポレーショ
ンの登録商標である。

【００１３】

【実施例】本発明の好適な実施例を示す添した付図を参
照しつゝ以下により十分に本発明につき述べるが、説明
に先立ち理解すべきは、当業者は本発明の好ましい結果
を達成しながらも、こゝに述べる発明を修正することが
できる点である。従って、以下の説明は当業者に対する
広域の指導的開示であり、本発明に限定を設けるもので
はない。

【００１４】添付図を個々に参照しつゝ、本発明を実施
するマイクロコンピュータを示し、一般的には番号１０
（図１）で表わす。上記のようにコンピュータ１０には
モニター１１、キーボード１２、プリンタ又はプロッタ
１４が結合される。コンピュータ１０は装飾用外面材１
６（図２）とディジタルデータ処理、格納用電力作動デ
ータ処理、格納構成部品を受け入れるためのボリュー
ム、シールドされた区画を定義するのにシャシ１９と共
同する内部シールド材１８とから成るカバー１５を有す
る。少くともこれら構成部品の中には、シャシ１９に装
着されたプレーナ２０に装着され、上記のものまたフロ
ッピーディスクドライブや、ダイレクトアクセス格納デ
ィバイス、アクセサリカード又はボードの各種形式など
のその他の接続されたエレメントを含みコンピュータ１
０の構成部品を電気的に相互接続する手段を提供するも
のがある。

【００１５】シャシ１９はベース２２、前面パネル２
４、後面パネル２５を備える（図２）。前面パネル２４
には磁気又は光ディスク用ディスク駆動装置、テープバ
ックアップ駆動装置などのデータ記憶ディバイスを受け
入れるために、少くとも１個のオープンベイ（図示の形
式では４個のベイ）が決められている。図示の形式で
は、上方ベイ２６，２８の一組と、下方ベイ２９，３０
の一組を備えている。上方ベイ２６の１つは第１サイズ
の周辺ドライブ装置（３．５インチドライブと言われる
もののような）を受入れるのに適合しており、他方のベ
イ２８は、２つのサイズ（例えば３．５インチと５．２
５インチ）の中選択された１つの駆動装置を受け入れる
のに適合している。また下方ベイは共に１サイズのみ
（３．５インチ）のディバイスを受け入れるのに適合し
ている。

【００１６】上記構造を本発明に関連づける前に、パー
ソナルコンピュータ・システム１０の一般的動作を総括
しておくと役立つであろう。図３を参照すると、プレー
ナ２０に装着された構成部品、入出力スロットやパーソ
ナルコンピュータシステムのその他のハードウェアへの
プレーナの接続を含み、本発明に従ってシステム１０の
ようなコンピュータシステムの各種構成部品を説明する
パーソナルコンピュータシステムのブロック図が示され
ている。プレーナに接続されているのは１個のマイクロ
プロセッサから成るシステムプロセッサ３２であり、そ
れは高速ＣＰＵローカルバス３４によりバス制御タイミ
ング装置３５を通し接続されており、更には揮発性ラン
ダムアクセスメモリー（ＲＡＭ）３８に接続されてい
る。

【００１７】以下図３のブロック図を特に参照して本発
明を述べるが、本発明による装置と手段とが、他のハー
ドウェアの構成でも使用できることが考慮されているこ
とを、以下の記述の最初に理解すべきである。

【００１８】こゝに図３に戻ると、ＣＰＵローカルバス
３４（データ、アドレス、制御構成部品３４Ｄ，３４
Ａ，３４Ｃより成る）によりマイクロプロセッサ３２と
マス・コプロセッサ３９が接続される。バッファ５１も
またＣＰＵローカルバス３４に結合されている。バッフ
ァ５１自体は、やはりデータ、アドレス、制御構成部品
を有するマイクロチャネルバス５２に接続されている。
バス３４は更に中央アービトレーション装置４９とＤＭ
Ａ制御器５０から成るＤＭＡ装置４８に接続されてい
る。バッファ５１はローカルバス３４とマイクロチャネ
ルバス５２のようなオプショナル・フィーチャーバスと
の間のインタフェイスを受けもつ。その各が更に入出力
ディバイスや記憶装置に接続されるマイクロチャネルア
ダプタカード５５（図７）を受け入れるための入出力ス
ロット５４の大多数がバス５２に接続されている。

【００１９】アービトレーション制御バス５７はＤＭＡ
制御器５０と中央アービトレーション装置４９を入出力
スロット５４およびディスケットアダプタ５６に結合す
る。また記憶制御器５９、アドレスマルティプレクサー
６０、データバッファ６１からなる記憶制御装置３６が
ローカルバス３４に接続される。記憶制御器３６は更に
ＲＡＭモジュール３８で表わされるランダムアクセスメ
モリーに接続される。記憶制御器３６にはマイクロプロ
セッサ３２へのおよびからのアドレスを特定のエリア又
はＲＡＭ３８にマッピングするための論理を含んでい
る。この論理はそれまで基本入出力システム（ＢＩＯ
Ｓ）で占めていたＲＡＭを書き換えるのに用いる。更に
記憶制御器３６から発生するのがＲＯＭ選択信号（ＭＯ
ＭＳＥＬ）であり、これはＲＯＭ６４を使用可能にした
り、使用禁止にするのに用いる。

【００２０】マイクロコンピュータ１０はベーシック１
ＭＢ（メガバイト）ＲＡＭモジュール３８で示されてい
るが、図３にオプショナル記憶モジュール６５〜６７で
示すように付加的記憶装置を相互接続できる。説明を目
的として本発明をベーシック１メガバイト記憶モジュー
ル３８に関して説明する。更にバッファ６８がバス５２
とプレーナー入出力バス６９との間に結合されている。
プレーナ入出力バス６９にはアドレス、データ、制御構
成部品をそれぞれ含む。各種の入出力アダプタ及びディ
スプレーアダプタ７０（モニタ１１をドライブするのに
使う）、クロック７２、不揮発性ＲＡＭ７４（以下ＮＶ
ＲＡＭと呼ぶ）、ＲＳ２３２アダプタ７６、パラレルア
ダプタ７８、多数のタイマー８０、ディスケットアダプ
タ５６、インタラプト制御器８４、リードオンリーメモ
リー６４のようなその他の構成部品がプレーナバス６９
に沿って結合されている。リードオンリーメモリー６４
には、入出力ディバイスとマイクロプロセッサ３２のオ
ペレーティングシステムとの間のインターフェイスに用
いられるベーシック入出力システム（ＢＩＯＳ）を含ん
でいる。ＲＯＭ６４に記憶されたＢＩＯＳはＢＩＯＳの
実行時間を減らすためにＲＡＭ３８に転記可能である。
ＲＯＭ６４は記憶制御器３６により使用可能になる。Ｂ
ＩＯＳはＲＯＭの範囲外で実行される。もしＲＯＭ６４
が記憶制御器３６により使用禁止になると、ＲＯＭはマ
イクロプロセッサ３２からのアドレス問い合わせに応答
しない。（すなわちＢＩＯＳはＲＡＭの範囲外であ
る。）クロック７２は時刻計算に用い、ＮＶＲＡＭはシ
ステム構成データを記憶するのに用いる。すなわち、Ｎ
ＶＲＡＭはシステムの現在の構成を記述する値を包含し
ている。例えば、固定ディスク又はディスケットの容
量、ディスプレーの型式、記憶の量、時間、日付などを
表現するための情報をＮＶＲＡＭは包含している。とり
わけ重要なことは、ＮＶＲＡＭがＢＩＯＳがＲＯＭ又は
ＲＡＭの範囲外で実行されるかどうか、及びＢＩＯＭＲ
ＡＭに用いるように意図したＲＡＭを書き換えるかどう
かを決めるために、記憶制御器３６が使うデータ（１ビ
ットのこともある）を含んでいることである。更に、Ｓ
ＥＴ構成のような特別の構成プログラムを実行する時
は、常にＮＶＲＡＭにこれらのデータを記憶する。ＳＥ
Ｔ構成プログラムの目的はシステムの構成を特徴づける
値をＮＶＲＡＭに記憶することである。

【００２１】プロセッサ・システム・インターフェース 図４（ａ），４（ｂ）に注目すると、図は１３２ピンの
ピン・グリッド・アレイ（ＰＧＡ）パッケージ１００の
通常のインテル８０３８６を示す。又図５（ａ）−６に
注目すると、図はクアッド・フラット・パック（ＱＦ
Ｐ）パッケージ１０２のインテル８０３８６ＳＸプロセ
ッサ、ＱＦＰパッケージの構成をＰＧＡパッケージに適
合させるためのアダプタ１０４及び図４（ｂ）の８０３
８６パッケージか図５（ｂ）の修正した８０３８６ＳＸ
パッケージのいずれかを受け入れるのに適合しているシ
ステムプレーナボード２０上の修正した１６０ピンＰＧ
Ａソケット１０６を示す。図６には、ソケット１０６の
外側周辺の３行及び３列に、８０３８６プロセッサＰＧ
Ａパッケージの通常型ピン結合を示す。“Ｘ”で示す内
側の行及び列が８０３８６にはない８０３８６ＳＸのピ
ンに適応させるためソケット１０６に追加したピン接続
を表わす。

【００２２】８０３８６，８０３８６ＳＸ両プロセッサ
の物理的相違が両者の配置、機能に影響する。８０３８
６は１３２ピン ピン・グリッド・アレイ（ＰＧＡ）パ
ッケージで、８０３８６ＳＸは１００ピンクァット・フ
ラット・パック（ＱＦＰ）パッケージである。８０３８
６は４バイトイネーブル（ＢＥ０〜ＢＥ３）ライン（図
７，８）、３０ビットアドレスバスＡ２〜Ａ３１、３２
ビットデータバスＤ０〜Ｄ３１を用いているのに対し、
８０３８６ＳＸはバイトハイイネーブル（＋ＢＨＥ）ラ
イン、２４ビットアドレスバスＡ０〜Ａ２３、１６ビッ
トデータバスＤ０〜Ｄ１５を用いている。１６０ピンソ
ケット１０６は８０３８６ピンアウトに加え、８０３８
６ＳＸ独特のＡ０，Ａ１，＋ＢＨＥ信号に適応させるた
めに用いる。８０３８６ＳＸと共に用いる時のアダプタ
スキームは配置をＱＦＰからＰＧＡに転換すること、１
６ビットデータバスを３２ビットデータバスの両半分づ
つに物理的に接続すること、三つの独特記号Ａ０，Ａ
１，＋ＢＨＥをパスすること、８０３８６ＳＸが装着さ
れると指示をする追加の−ＳＥＮＳＥ信号を備えること
が必要である。

【００２３】ソケットアダプタ１０４ 好適な実施例で提案するアダプタの解決策、図５
（ａ），５（ｂ）は既存の８０３８６モジュールと脚型
をそのまゝ用い、８０３８６ＳＸＱＦＰ１０２は８０３
８６のピンアウト脚型と全体の物理的寸法を合わせた独
特なキャリア１０４の上に装着する。独特なソケットア
ダプタでは２枚の基板を用いる。８０３８６ＳＸは基板
１０８に半田づけされている。この基板上の配線は基板
の周辺でパッド１０９に広がっている。必要なすべての
配線、例えばデータラインを纏めて短絡する、はこの基
板上で回路をつくることが出来る。ピン１１１は８０３
８６モジュールと同じ物理的パターンで基板１１０上に
取り付けられている。この基板１１０上の配線は基板１
０８上のパッドに対応する周辺パッドにピンを接続して
いる。２枚の基板はそれぞれの基板の周辺パッドの位置
を合わせ半田づけすることにより、一体に固定されてい
る。

【００２４】好適な基板用材料は、他の材料を用いるこ
とも出来るが、コストの見地から難燃性エポキシとガラ
ス繊維の積層品ＦＲ−４である。基板１１０への好まし
いピン取り付け方法はスウェイジングと半田づけであ
る。エッジクリップ１１２を２枚の基板を一体に固定し
半田づけするために用いてもよい。

【００２５】８０３８６ＳＸＱＦＰのピン脚型が８０３
８６のピン位置と干渉するので、この解決に２枚の基板
を用いている。１枚のみの基板上で同じ概念を実行する
には、ブラインドヴィア技術とろうづけピン配置をもっ
た多層基板が必要になる。多層セラミック（ＭＬＣ）技
術がこの種に適合するが、本モジュールのＭＬＣ型のコ
ストは本提案の２基板型のコストの約１０倍になるであ
ろう。

【００２６】データ径路論理 図７は図３のシステムの中、ローカルプロセッサ３２
（８０３８６又は８０３８６ＳＸ）、主記憶装置３８、
ＤＭＡ４８、及びローカルバス３４Ｄ、マイクロチャン
ネルバス５２Ｄ、バッファー５１を通り、それぞれの入
出力スロット５４に接続される５５のようなマイクロチ
ャンネルディバイスの間のデータの経路を制御するため
にＩＢＭ８５７０システムに加えられる修正の部分を説
明する部分的ブロック図である。

【００２７】上記のように、図７はピン接続中の中のあ
るもののみ、すなわちデータＤ０〜Ｄ７、Ｄ８〜Ｄ１
５、Ｄ１６〜Ｄ２３、Ｄ２４〜Ｄ３１の４バイトのデー
タバス３４Ｄをもちソケット１０６を図示している。図
にはまた８０３８６用のバイト／ワードアドレッシング
ビットＢＥ０〜３、８０３８６ＳＸ用のバイト／ワード
アドレッシングビットＡ０，Ａ１，−ＢＨＥも含んでい
る。注意すべきことは（図８）、８０３８６はアドレス
ビットＡ２〜Ａ３１のみを使用し（Ａ０，Ａ１は不使
用）、８０３８６ＳＸはアドレスビットＡ０〜Ａ２３を
使用する。

【００２８】図８はアダプタ１０４上に装着した８０３
８６ＳＸプロセッサパッケージ１０２、対応するデー
タ、アドレス、制御に接続されたソケット１０６の出力
及びシステムプレーナボード２０への電源供給入力を示
す。標準８０３８６ソケット出力に加える修正はアダプ
タ１０４に線図で示す。

【００２９】出力Ａ２４−３１、−ＢＥ０〜３、−ＢＳ
１６は、８０３８６ＳＸを接続した時には結合せず（Ｎ
Ｃ）に残しておく（これらは８０３８６を接続した時に
は有効である）。上方データラインＤ１６〜３１は下方
データラインＤ０〜１５に物理的に接続する。すなわち
Ｄ１６はＤ０に、Ｄ１７はＤ１に、……、Ｄ３１はＤ１
５に接ぐ。８０３８６ＳＸがアダプタ１０４を通してソ
ケット１０６に接続される時には、新しいアドレスライ
ンＡ０，Ａ１，−ＢＨＥが設けられ、また８０３８６Ｓ
Ｘ用の新しいライン−ＳＥＮＳＥをアダプタ１０４上で
接地する。

【００３０】図７に戻ると、８０３８６の出力−ＢＥ０
〜３は、記憶バス１２０の４バイトをローカルバス３４
Ｄの各バイトに選択接続するために記憶制御器５９に接
続される。出力−ＢＥ０〜３はまたＵＬＡ０，Ａ１，−
ＢＨＥへの適切な信号を作るためにバス制御ロジック３
５に接続される。

【００３１】８０３８６ＳＸの出力Ａ１，−ＢＨＥはバ
ス制御論理とＤＭＡのＡ１，−ＢＨＥに加えられる。８
０３８６ＳＸの出力Ａ０とＤＭＡの出力Ａ０はバス制御
論理３５に加えられる。論理３５の出力ゲート１６〜
８、ゲート３２〜１６はそれぞれ双方向性ゲート１２
２，１２４，１２６により、バス５２ＤのラインＳＤ０
〜７とＳＤ８〜１５の間、及びラインＳＤ０〜ＳＤ１６
〜３１の間のデータ転送を制御する。アドレスラインＵ
ＬＡ０は直接論理３５と５５のようなマイクロチャンネ
ルディバイスの間を結合し、一方論理３５のライン−Ｂ
ＨＥ、Ａ１はバッファ１２８によりライン−ＳＢＨＥ、
ＵＬＡ１に結合される。

【００３２】データ転送処理の間に、データは１６ビッ
トまたは３２ビットマスターと、８ビット、１６ビット
または３２ビットスレーブの間の変換が出来る。図１４
はデータバス、関連する信号、データ転送とステアリン
グの組み合わせに必要なサイクル数の関係を示すもので
ある。

【００３３】８５７０システム特有のシステムランダム
・アクセス・メモリー（ＲＡＭ）３８は３２ビット幅で
構成されていて、８０３８６ローカルプロセッサ３２や
５５のようなマイクロチャンネルバスマスターディバイ
スには３２ビットメモリースレーブディバイスのように
見える。８０３８６ＳＸは１６ビットデータバスしか持
たない。８０３８６ＳＸソケットアダプタに必要な特徴
の１つは、３２ビットプロセッサローカルデータバス３
４Ｄの高オーダ半分、低オーダ半分を物理的に接続する
ことである。

【００３４】システム記憶バス１２０は（バッファ６１
の）４バイト幅のバッファ６１−１〜６１−４によりプ
ロセッサローカルデータバス３４Ｄに送られる。インス
トラクションフェッチすなわち８０３８６プロセッサで
読み込まれた３２ビットデータはバイトイネーブルロジ
ックを記憶制御器５９に送り、それが次はＲＡＭ３８か
ら４バイトを取ってきてプロセッサバス上の４個すべて
のデータバッファを同時に駆動させる。８０３８６と異
なり、８０３８６ＳＸはバイトイネーブル信号（ＢＥ）
を直接には送らず、代りにアドレスラインＡ０，Ａ１と
バスハイイネーブル（−ＢＨＥ）と呼ぶバス制御信号を
駆動させる。８０３８６ＳＸは３２ビットの命令を取込
むために２回のバスサイクルを必要とするので、Ａ１信
号がデータの中のどちらの半分の１６ビットをバスに送
らなければならないかを示す。これら３つの信号Ａ０，
Ａ１，−ＢＨＥはソケットアダプタ１０６（図６）の内
部ピンの３個に接続されていて、８０３８６ＳＸ装着時
のみプロセッサにより駆動する。

【００３５】８０３８６ＳＸからの２個の低オーダアド
レスビットＡ０，Ａ１とバイトハイイネーブル信号−Ｂ
ＨＥはローカルバス上で対応するＤＭＡ信号ＤＭＡＡ
０，ＤＭＡＡ１，−ＤＭＡＢＨＥと接続されている（図
７）。このことから両ディバイス、ＤＭＡ４８と８０３
８６ＳＸとは同じバスを共有し、付加的遅延を被る必要
なしに互に通信できる。バス制御器３５にはＡ０，Ａ
１，−ＢＨＥの状態に応じて記憶制御器５９に適切なＢ
Ｅ信号を送る論理を含んでいる。８０３８６ＳＸがバス
にメモリーデータビット０〜１５又は１６〜３１のいず
れかを読み取りまたは書込みするには２バイトイネーブ
ルのみが一時にアクティブになり得る。再述すると、デ
ータバスの両半分は８０３８６ＳＸソケットアダプタに
物理的に接続されているから、データは常に正しくプロ
セッサに送られ、記憶システムには一度には半分を働か
すだけなので、バス間の競合は生じない。

【００３６】論理を送るその他のマイクロチャンネルデ
ータは次の方法でバス制御論理３５の中で修正しなけれ
ばならない。第１は、ローカルバスのＤ１６−３１及び
マイクロチャネルのＳＤ１６〜ＳＤ３１へデータを送っ
たり、データを受けたりさせる出力イネーブルは、ＣＰ
Ｕが８０３８６ＳＸであれば使用禁止にしなければなら
ない。これは８０３８６ＳＸロケットアダプタを装着し
ている時はローカルバスの高低両オーダの１６ビットが
接続されているからである。第２に、１６ビットＤＭＡ
４８が８０３８６（３２ビット）システムでバスを制御
している時には、ローカルデータバス上のディバイスの
オッドワードリードはマイクロチャンネルバス５２Ｄの
ＳＤ１６〜ＳＤ３１に送られ、ＳＤ０〜ＳＤ１５を越
え、ローカルバスのＤ０〜Ｄ１５、次にＤＭＡに戻らな
ければならない。８０３８６ＳＸシステムでは、このデ
ータをマイクロチャンネルバスに送りローカルバスに戻
す必要はない。データはバス３４ＤのＤ０〜Ｄ１５に関
しＤＭＡ制御器に常に直接供給されている。

【００３７】８０３８６は−ＢＥ０〜３、Ａ２〜３１を
発生する。８０３８６ＳＸは−ＢＨＥ、Ａ０〜２３を提
供する。同様にＤＭＡチップ４８（マスター、スレーブ
両用のディバイス）はＤＭＡ，−ＢＨＥ，ＤＭＡＡ０〜
２３を両方向に駆動せしめる。バス制御論理３５は前記
３ディバイス（プロセッサ，ＤＭＡ，記憶）を−ＳＢＨ
Ｅ，ＵＬＡ０〜３１を駆動するマイクロチャンネルバス
５２に仲介しなければならない。

【００３８】ＤＭＡ４８と８０３８６ＳＸの低オーダー
アドレス及びバイトイネーブルアドレス（Ａ０／ＤＭＡ
Ａ０，Ａ１／ＤＭＡＡ１，−ＢＨＥ／ＤＭＡ −ＢＨ
Ｅ）はシステムのローカルバスで互に物理的に接続され
ている。これにより両ディバイスは前記信号からなる同
じバスを共有することが可能になり、プレーナボードの
トレースの数を最小にできる。又、付加的遅延なしに互
に直接交信することが可能になる。

【００３９】Ａ１／ＤＭＡＡ１，−ＢＨＥ／ＤＭＡ −
ＢＨＥのみが、バッファ１２８を通しマイクロチャンネ
ルシステムバス５２Ａに直接送られる。Ａ０／ＤＭＡＡ
０は、チャンネルに入る前に論理３５を通って迂回す
る。この理由は８０３８６からのＡ０の別のソースが設
けられているからである。このＡ０のソースは論理３５
のデコーダ１４０（図９）で８０３８６からの信号−Ｂ
Ｅ０〜３をデコードすることによって得られる。８０３
８６Ａ０とＤＭＡ／８０３８６ＳＸＡ０はラインＵＬＡ
０に適切な信号を得るためには一緒に多重化しなければ
ならない。またその結果内部で作られたＡ０はコンバー
ジョンサイクルが生じた際はコンバージョン論理１４４
により修正される。すなわち、１６ビットスレーブディ
バイスへ８ビットデータ転送が起こり、１サイクル以上
が必要となる。

【００４０】８０３８６又は５５のような１６ビットも
しくは３２ビットのチャンネルディバイスのいずれかが
マスターの時は、図９の論理が２つのＡ０ソースを多重
化する。８０３８６に対しては、Ａ０は８０３８６の信
号−ＢＥ０〜３から解読される。１６又は３２ビットマ
スターでは、Ａ０はＵＬＡ０から直接送られる。その結
果はＤＭＡ４８に表わされる。

【００４１】図９を特に参照すると、バス制御論理３５
の一部を形成しているこの論理は図１４に図示した論理
のとおりに出力Ａ０を作るために、８０３８６からの信
号−ＢＥ０〜３に反応するデコード論理１４０を含んで
いる。例えば−ＢＥ０＝０は常に出力Ａ０＝０を生じ、
一方−ＢＥ０＝１なら図１４に示すように各転送条件に
対しＡ０＝１又は０を生ずる。図１４の詳細は下記に述
べる。

【００４２】コンバージョン論理１４４を経由し、５５
のようなディバイスにラインＵＬＡ０の出力を生ずるた
めに、８０３８６Ａ０とＤＭＡ／８０３８６ＳＸＡ０が
マルティプレクサー１４２に加えられる。５５のような
ディバイスはマルティプレクサー１４６を経由しＤＭＡ
Ａ０に信号を送り、８０３８６がボード２０に結合され
ている時にＤＭＡ初期設定データ転送中はマルティプレ
クサ１４６を経由してＤＭＡＡ０に８０３８６Ａ０がか
けられる。

【００４３】バス制御論理の一部をなす論理１５０（図
１０）は接続した８０３８６ＳＸからの出力信号Ａ０，
Ａ１，−ＢＨＥが出力−ＢＨ０〜３を生むためにデコー
ドする方法を図式的に示している。これはバッファ６１
−１から６１−４が物理的に結合したローカルデータバ
ス３４Ｄの上下半分に記憶バス１２０を選択結合させ、
−ＭＥＮ，ＥＮ１および−ＭＥＭ，ＥＭ２を作るために
記憶制御論理５９に用いられる。Ａ０，Ａ１，ＢＨＥか
ら−ＢＥ０〜３への変換を図１４に示す。簡単に言う
と、ラインＡ１の信号レベルが、ある与えられた記憶サ
イクル間に２バイト中の高位のバイトと下位のバイトの
いずれを伝えるかを決める。

【００４４】Ａ１＝０ならば記憶の下位の２バイトがロ
ーカルデータバスと記憶装置との間を転送され、Ａ１＝
１なら上位２バイトが記憶装置とローカルデータバスと
の間を転送される。ラインＡ０，−ＢＨＥの信号レベル
があらゆる与えられた記憶サイクル間に２バイトのいず
れを転送すべきかを決める。例えばＡ０＝０かつ−ＢＨ
Ｅ＝０なら両バイトとも送られる。Ａ０＝０かつ−ＢＨ
Ｅ＝１なら下位バイトが送られ、Ａ０＝１，−ＢＨＥ＝
１なら上位バイトが送られる。

【００４５】３２ビットマイクロチャンネルインターフ
ェイスを１６ビットシステムプロセッサに適合させるた
めには、ＩＢＭ８５７０に変更が必要であることは前述
の通りである。３２ビットマイクロチャンネルバスマス
ターがプロセッサローカルデータバス３４Ｄでプレーナ
ＲＡＭにアクセスしている時にはローカルバイトイネー
ブル信号を修正するようなロジックを含んでいる。プロ
セッサバスのＤ１６〜Ｄ３１からマイクロチャンネルデ
ータバスのＳＤ１６〜ＳＤ３１へまたＳＤ１６〜ＳＤ３
１からＤ１６〜Ｄ３１へデータを送るようにする出力イ
ネーブルはＣＰＵ３２が１６ビット８０３８６ＳＸの時
に使用不能なようにデータルーティング論理を修正しな
ければならない。これは８０３８６ＳＸプロセッサおよ
びそのアダプタが用いられる時には、Ｄ１６〜Ｄ３１と
Ｄ０〜Ｄ１５が物理的に接続されているという事実によ
るものである。８０３８６システムで１６ビットＤＭＡ
４８がバス３４Ｄを制御している時は、ローカルデータ
バス３４Ｄのディバイスのオッドワードリードはマイク
ロチャンネルバス５２ＤのＳＤ１６〜ＳＤ３１に送ら
れ、図７のゲート１２４，１２６によってＳＤ０〜ＳＤ
１５を越え、ローカルバス３４ＤのＤ０〜Ｄ１５、更に
はＤＭＡ４８に戻る。８０３８６ＳＸ１６ビットシステ
ムでは、このデータはマイクロチャンネルデータバスに
は送られずにローカルに戻る。その理由はラインＤ１６
〜Ｄ３１にあらかじめ接続されているラインＤ０〜１５
を通りＤＭＡ４８に既に直接送られているからである。
バス制御３５に対するこれらロジックの変更により、プ
レーナボード２０は３２ビット８０３８６または１６ビ
ット８０３８６ＳＸのいずれをもサポート出来る。これ
ら変更の一部について、より詳細に以下記述する。

【００４６】マイクロチャンネル制御 ＩＢＭ８５７０システムでは、ローカルシステム記憶装
置３８からマイクロチャンネルスロット５４へのデータ
経路は３個のバス、記憶バス１２０、ローカルバス３４
Ｄ、システムバス５２Ｄを通る。アクティブハイの時に
は、その時アクセスしているスレーブメモリーディバイ
スが３２ビット幅のデータバスをドライブできること
を、５５のようなバスマスターに指示するＣＳ３２ＲＴ
Ｎ（図１１）とラベルづけしたマイクロチャンネルの制
御信号がある。この出力信号はＡＮＤ、ＮＯＴ回路１６
０，１６２への入力として示すような各チャンネルコネ
クターからのＣＳ３２信号のＮＯＲ（否定的論理和）で
ある。例えばスロット２及び３への入力−ＣＳ３２と双
対プロセッサｄｃｄｆ８ｆＣへの対応する入力はＡＮＤ
回路１６０への入力として示されている。通常の８５７
０システムでは、−ｓｙｓ ｒａｍ入力もＡＮＤ回路１
６０に加えられる。もし何らかのディバイスがＣＳ３２
信号をアクティブに駆動させるときは、この出力ＣＳ３
２ＲＴＮがアクティブとなる。この信号は制御している
マスターにデータサイズの情報をモニターさせるために
設けられている。上に示す−ＣＳ３２ラインはアドレス
したロケーションで３２ビットデータポートのバスに指
示を与えるために３２ビットスレーブディバイスによっ
てドライブされる。各信号はチャンネルコネクターのポ
ジションに独特であり、バリッドアドレスディコードか
ら得られる。すべての３２ビットはこの信号をドライブ
しなければならず、また８又は１６ビットデータポート
ではインアクティブである。

【００４７】８０３８６プロセッサがシステムボード２
０に差し込まれている時には、ローカルシステムメモリ
ーは３２ビットメモリースレーブのように見え、従って
ＣＳ３２ＲＴＮはそのチャンネルのバスマスターがアク
セスしている時はアクティブに駆動される。８０３８６
ＳＸがシステムに差し込まれている時は、ローカルデー
タバス３４Ｄの上位及び下位の両半分は一緒に結線され
ているので、ローカルシステムメモリーは実質的には１
６ビット幅である。従って８０３８６ＳＸが記憶装置が
１６ビットスレーブにみえるように装着されている時に
は、ＣＳ３２ＲＴＮはすべてのローカルメモリーサイク
ル用チャンネルに対してブロックしなければならない
（インアクティブに保つ）。この論理機能は図８及び図
１３に図示するように８０３８６ＳＸと結びついたアダ
プタ１０４から発生する図１１の−ＳＥＮＳＥ信号によ
って可能になる。

【００４８】センス信号 図１３に図示する−ＳＥＮＳＥ信号はレジスタ１７０に
よって正レベルに引き上げられる。その信号はプロセッ
サ・ソケット１０６とアダプタ１０４（図８）に結合し
たピンから駆動される。８０３８６がソケットに装着さ
れている時は、−ＳＥＮＳＥ信号は接続されていず従っ
て正電圧で浮動している。８０３８６ＳＸが特殊アダプ
タ１０４上に装着されソケット１０６に受付けられてい
る時には適切なアダプタピンが１６０ピンソケット上の
−ＳＥＮＳＥピンと接触し、信号−ＳＥＮＳＥを接地す
る。−ＳＥＮＳＥ信号はインバータ１７２で反転し、Ｎ
ＯＲ回路１７６を経てトライ・ステートバッファー１７
４に加えられる。このＳＥＮＳＥラインが信号ＣＳ３２
ＲＴＮがブロックされている８０３８６ＳＸの接続を示
す論理的１のレベルにある時は、反転した出力ＳＥＮＳ
Ｅは図１１のＯＲ回路１６４にも結合されている。この
ＳＥＮＳＥラインが８０３８６が接続されているプロセ
ッサであることを示す論理的０レベルにある時は、ＡＮ
Ｄ回路１６０は満足され、信号ＣＳ３２ＲＴＮはアクテ
ィブにドライブされて３２ビットメモリースレーブを示
す。

【００４９】データバイトイネーブル ローカルバスバイトイネーブル（ＢＥ）信号は、マイク
ロチャンネルマスターサイクルの間ローカルバス制御論
理３５によりドライブされるが、３２ビットマイクロチ
ャンネルバスマスターが８０３８６ＳＸシステムで１６
ビットプロセッサ記憶装置にアクセスしている時は修正
しなければならない。もし２個のマイクロチャンネルバ
イトイネーブルが１個はチャンネルデータバス（−ＳＢ
Ｅ０と−ＳＢＥ２）の下位１６ビットから、１個は上位
１６ビットから選ばれるなら、下位ワードにアクティブ
なバイトイネーブルのみがローカルバスに渡される。こ
の場合上位ワード（−ＢＥ２又は−ＢＥ３）のローカル
バイトイネーブルは強制的にインアクティブになる。こ
れにより記憶制御器５９は１６ビットローカルデータバ
スの同じデータライン上で２個のバイトが競争すること
がなくなる。マイクロチャンネルバスマスターは上記の
ように８０３８６ＳＸシステムでは強制的にインアクテ
ィブになるＣＳ３２ＲＴＮによって上位ワードに対する
別サイクルをランするよう制御される。

【００５０】ローカルバスバイトイネーブル−ＢＥ０〜
３はバス制御論理３５に８０３８６又は８０３８６ＳＸ
プロセッサの存在を知らせるために用いる。システム電
源のリセット又はソフトウェアのリセットに引き続き、
バス制御論理が信号−ＢＥ０〜−ＢＥ３の状態を読み取
る。８０３８６はチップリセットの間は４個すべてのバ
イトイネーブルを下位に駆動する。８０３８６ＳＸは−
ＢＥ０〜３を駆動しないので、信号はＣＰＵから切り離
され、プロセッサリセットの間正電圧で浮動している。

【００５１】修正されたアドレスバスデコード−ＲＯＭ
デコード ＩＢＭ８５７０システムのメモリマップは２個の異なる
アドレス、ＦＦＦＥ００００と０００Ｅ００００、で始
まる１２８ＫＢシステムＲＯＭを設けている。システム
リセットに引き続きＲＯＭからの命令をプロセッサが実
行するように、ＲＯＭは記憶装置のトップである第１ア
ドレスに配置されている。第２アドレスではＲＯＭコー
ドに含まれているＰＯＳＴとＢＩＯＳ機能が実行され
る。正常なシステム処理の間、システム性能改良のため
システムＲＡＭ３８にＲＯＭを転記した個所にも第２ア
ドレス・スペースがある。

【００５２】ＲＯＭモジュールチップセレクトを生成す
るために図１２に示すプロセッサアドレスＡ１７〜３１
をデコードするのに、プログラム可能なアレイ論理ディ
バイス（ＰＡＬ）が用いられる。このＰＡＬが８０３８
６３２ビットアドレスバスに対する１２８ＫＢブロック
間を識別するのに充分なシステムアドレスの高オーダー
１５ビットＡ１７〜３１をデコードする。しかし８０３
８６ＳＸプロセッサは２４ビットバスであり、そのアド
レスマップでは高オーダ８ビットＡ２４〜３１は常にゼ
ロである。Ａ２４〜Ａ３１はプレーナに引き出されるの
で、ＲＯＭ６４はＦＦＦＥ００００からＦＦＦＦＦＦＦ
Ｆまでのアドレス領域に常駐する。従ってＰＡＬ１６６
は８０３８６と８０３８６ＳＸのいずれがローカルアド
レスバスをドライブしているかを示すためにアドレスラ
インに付け加えるべき入力を有しなければならない。２
種類のプロセッサに適応させるのに重要なこの独特な入
力が−ＳＥＮＳＥ信号である。ラインＲＯＭＳＥＬチッ
プ選択出力が８０３８６，８０３８６ＳＸのいずれに対
してアクティブになっているかを規定するために、以下
に説明するＰＯＭＰＡＬ方程式の中でこの信号が用いら
れている。独特の設計要求であるＲＯＭＰＡＬ方程式は
下記の通りである。

【００５３】 ＲＯＭＳＥＬ＝Ａ３１＆Ａ３０＆Ａ２９＆Ａ２８＆Ａ２７＆Ａ２６＆Ａ２５＆ Ａ２４＆Ａ２３＆Ａ２２＆Ａ２１＆Ａ２０＆Ａ１９＆Ａ１７＆ Ａ１８＆ＭＩＯ＆−ＨＬＤＡ ＋ −Ａ３１＆−Ａ３０＆−Ａ２９＆−Ａ２８＆−Ａ２７＆− Ａ２６＆−Ａ２５＆−Ａ２４＆−Ａ２３＆−Ａ２２＆−Ａ２１ ＆−Ａ２０＆Ａ１９＆Ａ１７＆Ａ１８＆ＭＩＯ＆−ＨＬＤＡ＆ −ＲＯＭＥＮ＆ＳＥＮＳＥ ＋ −Ａ２３＆−Ａ２２＆−Ａ２１＆−Ａ２０＆Ａ１９＆Ａ１７＆ Ａ１８＆ＭＩＯ＆−ＨＬＤＡ＆−ＲＯＭＥＮ＆−ＳＥＮＳＥ 上の方程式でＲＯＭＳＥＬの第１項はＡ２４〜Ａ３１は
８０３８６ＳＸでは正に引き出されＳＥＮＳＥは必要な
いので、８０３８６，８０３８６ＳＸのいずれかに対す
る４ギガバイト又は１６メガバイトのトップエンドのア
ドレスを指定する。第２項は１メガバイトのトップに８
０３８６のアドレスを与える。第３項は８０３８６ＳＸ
に対し１メガバイトのトップをアドレス指定する−ＲＯ
ＭＳＥＬ信号はＲＯＭ６４にアクセスするのに適切なチ
ップ選択ラインを選択するために記憶制御器５９に加え
られる。低位アドレスＡ０〜１６はＲＯＭ６４の中の望
ましいワードを選択するために用いられる。

【００５４】上位アドレスイネーブル ＩＢＭマイクロチャンネルバス規格は信号−ＡＥＮ（図
１３）を定義している。この信号は、下位の時はシステ
ムアドレスバスの３２ビットすべてが重要であることを
スレーブディバイスに示し、上位の時はバスマスターが
２４アドレスビットディバイスのみであることを示す。
アドレスデコードが３２ビット、２４ビットのいずれを
含んでいるかをスレーブディバイスに規定するためこの
信号はバスサイクルのスタート中アクティブにしておか
なければならない。アドレスの３２ビットをドライブす
る８０３８６では、上位８ビットＡ２４−Ａ３１のいず
れかが上位にアクティブであり、１６メガバイト以上の
アドレスがバス３４Ａに対して駆動されていることを示
しているときは、論理は−ＡＥＮをアクティブにする
（ドライブロー）ように設計する。８０３８６ＳＸプロ
セッサはアドレスビット２４〜３１を駆動しないので、
アドレスバスのプルアップレジスタによりプロセッサ・
バスサイクルの間、アクティブ高電圧状態に浮動してい
る。８０３８６ＳＸが装着されている時は、アドレスラ
インＡ２４〜Ａ３１の状態にかかわらず−ＡＥＮをデア
クティブにする（フロートハイ）ために付加的論理機能
が要求される。アクティブローの時に−ＡＥＮに対する
ドライバーを使用不能にすることによってこれを実施す
るのに信号−ＳＥＮＳＥを用いる。従って図１３に示す
ように、アドレスラインＡ２４〜Ａ３１はＮＯＲ回路１
８０〜１８６を経由し、その出力はＡＮＤゲート１８８
に接続され、又その出力はトライステートバッファー１
７４に接続され、こゝから出力−ＡＥＮに結合される。
ＳＥＮＳＥラインとホールド応答ラインＨＬＤＡがＮＯ
Ｒ回路１７６を経由してトライステート・バッファに加
えられる。ＳＥＮＳＥ又はＨＬＤＡのいずれかでのアク
ティブ下位信号は−ＡＥＮを非活動化するためにトライ
ステート・バッファーに反転形で加えられる。

【００５５】図１４は好ましい実施例のシステムに対し
データ経路又はステアリング制御を詳細に図示してい
る。

【００５６】左端の行はデータ転送処理の間ローカルバ
ス３４とマイクロチャンネルバス５４の制御をもつマス
ターの種類が１６ビットか３２ビットかを示し、上の行
はスレーブとデータポートのサイズを示す。

【００５７】マスターはプロセッサ３２でも、ＤＭＡ４
８でも、又はマイクロチャンネル５５の一つであっても
よいが、マスターが３２ビットディバイスであり、スレ
ーブを有する４バイトのデータを転送している時には、
スレーブディバイスが３２ビット、１６ビット、８ビッ
トディバイスのいずれかであるかに従って、処理はそれ
ぞれ１サイクル、２サイクル、４サイクルを必要とす
る。同時に使用されるアドレスビット（−ＢＥ０〜３又
は−ＳＢＨＥ，Ａ０，Ａ１）、転送されるデータバイト
（Ａ，Ｂ，Ｃ，Ｄ）を図示している。用語Ｄ０〜Ｄ３は
データバスラインＤ０〜７、Ｄ８〜１５、Ｄ１６〜２
３、Ｄ２４〜３１の４つのグループに対するものであ
る。データ転送サイズが３バイト、２バイト、１バイト
に対する同様の詳細が３２ビットマスターに対し示され
ている。

【００５８】マスターが１６ビットディバイスの時は、
４バイトのデータを転送するのが望ましいこともある
が、サイクル当り２バイトしか転送できない。従ってデ
ータ転送サイズが２バイトの時は、３２ビットおよび１
６ビットスレーブに対し２サイクルが要求される。デー
タ転送サイズが２および４バイトの時は、８ビットに対
し２サイクル及び４サイクルが要求される。例えば、バ
イトＣ，Ｄ（図１４）が主記憶装置３８から８ビットデ
ィバイス５５に転送されているときは、ディバイスはそ
れが接続されているバス５０（０〜７）から両バイトと
も受け取らなければならない。４バイトダブルワードが
記憶装置３８からバッファー６１−１〜６１−４に転送
される。出力ＭＥＮ ＥＮ２はバッファ５１に記憶用に
バイトＣ，ＤをバスＤ１６〜２３，Ｄ２４〜３１にゲー
トで制御する。ゲート１２４はバイトＣを第１サイクル
中バッファ５１からディバイスに転送する。第２サイク
ル中は、ゲート１２６がバイトＤをＤ２４〜３１から５
Ｄ８〜１５に転送し、引き続きゲート１２２がバイトＤ
を５Ｄ０〜７経由ディバイス５５に転送する。

【００５９】本発明の好ましい実施例を図示により以上
記述したが、技術に練達の人にとっては、本発明の真の
精神および範囲から逸脱せずに各種の変更や修正が自明
であろう。かかる変更や修正のすべてが特許請求の範囲
に示す本発明の範囲内にあると意図するものである。

【図面の簡単な説明】

【図１】本発明の一実施例によるパーソナルコンピュー
タの透視図。

【図２】図１のパーソナルコンピュータの構成要素の分
解組立て図。

【図３】本発明の好適な実施例のブロック図。

【図４】８０３８６の１３２ピングリッドアレイ（ＰＧ
Ａ）パッケージの平面組立図および側面図。

【図５】８０３８６ＳＸの１００ピンクアッドフラット
パック（ＱＦＰ）パッケージ、ＱＦＰが装着されている
第１基板、ピングリッドアレイアダプタを形成するよう
に第１基板が物理的、電気的に接続されている１６０ピ
ングリッドアレイをもった第２基板の平面図および側面
図と、図４（ｂ）のＰＧＡ又は図５（ｂ）のアダプタを
受け入れるのに適合したソケットとシステム構成部品が
装着されるプレーナボードの断片的な側面図。

【図６】図５（ａ）、５（ｂ）のアダプタを受け入れる
ための１６０ＰＧＡソケットの平面図。

【図７】本発明のシステムに必要な論理の変更を説明す
る断片的なブロック図。

【図８】８０３８６ＳＸマイクロプロセッサに適応され
るのに必要な８５７０システムへの回路接続変更の説明
図。

【図９】１６または３２ビットＣＰＵバスに適応させる
のに必要な制御論理のスキマティック図。

【図１０】１６または３２ビットＣＰＵバスに適応させ
るのに必要な制御論理のスキマティック図。

【図１１】１６または３２ビットＣＰＵバスに適応させ
るのに必要な制御論理のスキマティック図。

【図１２】１６または３２ビットＣＰＵバスに適応させ
るのに必要な制御論理のスキマティック図。

【図１３】１６または３２ビットＣＰＵバスに適応させ
るのに必要な制御論理のスキマティック図。

【図１４】ＩＢＭマイクロチャンネルと８０３８６また
は８０３８６ＳＸのようなインテルプロセッサを有する
システムに対するデータステアリング論理の説明図。

【符号の説明】

１０ パーソナルコンピュータシステム １１ モニター １２ キーボード １４ プリンタ又はプロッタ １５ カバー １６ 装飾用外面材 １８ 内部シールド材 １９ シャーシ ２０ システム・プレーナ・ボード ２２ ベース ２４ 前面パネル ２５ 後面パネル ２６ 上方ベイ ２８ 上方ベイ ２９ 下方ベイ ３０ 下方ベイ ３２ システムプロセッサ，マイクロプロセッサ ３４ ＣＰＵローカルバス ３５ バス制御論理 ３６ 記憶制御器 ３８ ＲＡＭモジュール，主記憶装置 ３９ マスコプロセッサ ４８ ＤＭＡ装置 ４９ 中央アービトレーション装置 ５０ ＤＭＡ制御器 ５１ バッファ ５２ マイクロチャンネルバス ５４ マイクロチャンネルスロット、入出力スロット ５５ マイクロチャンネルバス・ディバイス ５６ ディスケットアダプタ ５７ アービトレーション制御バス ５９ 記憶制御器 ６０ アドレス・マルティプレクサー ６１ データ・バッファ ６４ ＲＯＭ ６５ オプショナル記憶モジュール ６６ オプショナル記憶モジュール ６７ オプショナル記憶モジュール ６８ バッファ ６９ プレーナ入出力バス ７０ ディスプレーアダプタ ７２ クロック ７４ 不揮発性ＲＡＭ（ＮＶＲＡＭ） ７６ ＲＳ２３２アダプタ ７８ パラレルアダプタ ８０ タイマー ８４ インタラプト制御器 １００ ピン・グリット・アレイ（ＰＧＡ）パッケージ １０２ クアッド・フラット・パック（ＱＦＰ）パッケ
ージ １０４ ソケットアダプタ １０６ ＰＧＡソケット １０８ 基板 １０９ パッド １１０ 基板 １１１ ピン １１２ エッジクリップ １２０ 記憶バス １２２ 双方向性ゲート １２４ 双方向性ゲート １２６ 双方向性ゲート １２８ バッファ １４０ デコーダ，デコード論理 １４２ マルティプレクサー １４４ コンバージョン論理 １４６ マルティプレクサー １５０ 論理 １６０ ＡＮＤ回路 １６２ ＮＯＴ回路 １６４ ＯＲ回路 １７０ レジスタ １７２ インバータ １７４ トライステートバッファ １７６ ＮＯＲ回路 １８０ ＮＯＲ回路 １８２ ＮＯＲ回路 １８４ ＮＯＲ回路 １８６ ＮＯＲ回路 １８８ ＡＮＤゲート

フロントページの続き (72)発明者 リチャード、ルイス、ホーン アメリカ合衆国フロリダ州、デルレイ、ビ ーチ、サンライズ、ブールバード、4573 (72)発明者 デュイ、コク、ヒュイン アメリカ合衆国フロリダ州、ボカ、ラト ン、ジー、209、グリーンウッド、テラス、 2600 (72)発明者 チャールズ、エドワード、クールマン アメリカ合衆国フロリダ州、ボカ、ラト ン、エヌ、イー、サーティーファースト、 ストリート、383 (72)発明者 スコット、タルマジ、オグル アメリカ合衆国フロリダ州、ボカ、ラト ン、ブライアー、パッチ、トレイル、 17722 (72)発明者 ロク、ティエン、トラン アメリカ合衆国フロリダ州、ボカ、ラト ン、フェアーローン、ウェイ、19107

Claims (15)

【特許請求の範囲】
1. 【請求項１】データ処理装置であって、 ローカルバス、システムバス及び各バスを相互に結合す
   るインターフェイス手段を有するシステムボードと、 第１のプロセッサバスを有し、この第１のプロセッサを
   受け入れるためのピングリッド・アレイソケットを含
   み、この第１のプロセッサバスをローカルバスに結合す
   るための手段を含むボード上の電気的接続手段と、 上記ボード上に装着されローカルバスに結合される主記
   憶装置と、 上記システムボード上に装着され、上記ローカルバスを
   通して上記システムバス及び上記第１のプロセッサと主
   記憶装置との間のデータ転送のために、上記ピングリッ
   ドアレイソケットに上記第１のプロセッサが装着される
   時有効なプログラム制御論理手段と、 第２のプロセッサを上記ピングリッドアレイソケットに
   差し込むためのアダプタを含む手段であって上記第２の
   プロセッサが上記第１のプロセッサバスとは異なる上記
   第２のプロセッサとを有する手段と、 上記第２のプロセッサバスをローカルバスに物理的に結
   合するための上記アダプタにおけるバス修正の手段と、 上記第２のプロセッサが上記アダプタにより上記ピング
   リッドアレイソケットに装着されている時、上記システ
   ムバス及び上記主記憶装置と上記第２のプロセッサの間
   をローカルデータバスとバス修正の手段を通してデータ
   転送のために、上記プログラム制御論理手段の処理修正
   用に上記ピングリッドアレイ・ソケットにおいて上記第
   ２のプロセッサとアダプタの受入れに応答する追加論理
   手段とから構成されることを特徴とするデータ処理装
   置。
2. 【請求項２】請求項１記載のデータ処理装置であって、
   上記第１及び第２のプロセッサがそれぞれインテル８０
   ３８６及びインテル８０３８６ＳＸであることを特徴と
   するデータ処理装置。
3. 【請求項３】請求項１記載のデータ処理装置であって、
   さらに上記インタフェース手段を通してそれぞれが互に
   結合されたＮデータラインを有するロータデータバスと
   システムデータバスを含む上記ローカルバス及び上記シ
   ステムバスと、 上記第１のプロセッサをピングリッドアレイ・ソケット
   に受け入れている時にローカルデータバスの対応するラ
   インに結合されているＮデータラインを有する上記第１
   のプロセッサバスと、 Ｎ／２データラインを有する上記第２のプロセッサバス
   と、 ローカルデータバスのＮデータラインの上位、下位各半
   分を互に、また上記第２のプロセッサがアダプタ手段に
   よってピングリッドアレイソケットに差込まれている時
   は上記第２のプロセッサバスのＮ／２データラインに物
   理的に接続するアダプタに関し上記バス修正手段を有す
   ることを特徴とするデータ処理装置。
4. 【請求項４】請求項１記載のデータ処理装置であって、
   さらに各入出力ディバイスへの接続と、上記入出力ディ
   バイスと上記システムバスとの間のデータ転送にそれぞ
   れが適合し、入出力制御論理手段の大多数を含む上記プ
   ログラム制御論理手段を有することを特徴とするデータ
   処理装置。
5. 【請求項５】請求項４記載のデータ処理装置であって、
   さらに上記入出力制御手段のそれぞれの一つに結合され
   た入出力ディバイスを有することを特徴とするデータ処
   理装置。
6. 【請求項６】請求項５記載のデータ処理装置であって、
   さらに上記システムバスに結合し、上記ディバイス及び
   上記システムバスとローカルバスとの間のデータ転送の
   ために上記システムバスの制御を行う手段をもつマイク
   ロチャンネルディバイスを有することを特徴とするデー
   タ処理装置。
7. 【請求項７】データ処理装置であって、 ボード上に装着したシステム構成部品を相互接続するた
   めのバスの手段を有するシステムボードと、 バスの手段への第１のプロセッサバスを有するこの第１
   のプロセッサを受入れるためのソケットを含むボード上
   の電気的接続手段と、 上記ボード上に装着されバス手段に結合された主記憶装
   置と、 上記システムボードに装着され、上記第１のプロセッサ
   が上記バスの方法により上記第１のプロセッサと主記憶
   装置との間のデータ転送のために上記ソケットに装着さ
   れた時有効であるプログラム制御論理手段と、 第２のプロセッサが上記第１のプロセッサバスと異る上
   記第２のプロセッサバスを有しており、上記第２のプロ
   セッサを上記ソケットに差し込むためのアダプタを含む
   手段と、 上記第２のプロセッサバスをバスの手段に物理的に接続
   するためのアダプタ内のバス修正手段と、 上記第２のプロセッサが上記アダプタにより上記ピング
   リッドアレイソケットに装着されている時に、バスの手
   段を通して上記主記憶装置と上記第２のプロセッサとの
   間のデータ転送に上記プログラム制御論理の手段の処理
   を修正するための上記バス修正の手段に対応する付加的
   論理手段とを有することを特徴とするデータ処理装置。
8. 【請求項８】請求項７記載のデータ処理装置であって、
   さらにＮデータラインを有する上記データバスと、 上記第１のプロセッサがソケットに差込まれた時に、バ
   ス手段の対応するデータラインに結合されたＮデータラ
   インを有する上記第１のプロセッサと、 Ｎ／２データラインを有する上記第２のプロセッサバス
   と、 バス手段のＮデータラインの上、下各半分を互に、また
   上記第２のプロセッサがアダプタによってソケットに差
   し込まれている時は上記第２のプロセッサバスのＮ／２
   データラインに物理的に接続するアダプタに関し、上記
   バスの修正手段とを有することを特徴とするデータ処理
   装置。
9. 【請求項９】請求項８記載のデータ処理装置であって、
   さらに各入出力ディバイスへの接続と、上記入出力ディ
   バイスと上記バスの手段との間のデータ転送にそれぞれ
   が適合し、入出力制御論理手段の大多数を含む上記プロ
   グラム制御論理の手段を有することを特徴とするデータ
   処理装置。
10. 【請求項１０】請求項９記載のデータ処理装置であっ
    て、さらに上記入出力制御論理手段のそれぞれの一つに
    結合された入出力ディバイスを有することを特徴とする
    データ処理装置。
11. 【請求項１１】請求項１０記載のデータ処理装置であっ
    て、さらに上記システムバスに結合され、上記ディバイ
    スと上記バス手段との間のデータ転送のための上記シス
    テムバスの制御を行うための手段を有するマイクロチャ
    ンネルディバイスを有することを特徴とするデータ処理
    装置。
12. 【請求項１２】システムプレイナーボードが第１のプロ
    セッサバスを有する第１の中央処理装置を受け入れるの
    に適したソケットと、システム構成部品を受け入れるの
    に適したコネクタと、及びプログラム制御下の処理機能
    の実行のためのシステム構成部品を有する第１のプロセ
    ッサバスと、この第１のプロセッサのそれとは異なるバ
    ス構造を有し、第２のプロセッサに結合するためのプロ
    セッサ・マウンティング構造を、ボードバス構造および
    プログラム制御下の処理機能の実行のためのシステム構
    成部品に相互接続する上記第１のプロセッサバスと相似
    のボードバス構造を有する形式におけるデータ処理シス
    テムでの使用に対する上記プロセッサマウンティング構
    造であって、 上記ソケットの受入れに適合する差し込み式構造を有す
    るアダプタと、 アダプタが上記ソケットに受入れられる時に、ボードバ
    ス構造を修正するためのアダプタ内の電気修正の構造
    と、 上記アダプタに装着され、上記電気バス修正の構造によ
    り上記修正されたバス構造に電気的接続のための第２の
    プロセッサバスを有する上記第２のプロセッサとを有す
    ることを特徴とするデータ処理装置。
13. 【請求項１３】データ処理装置であって、 システム構成部品を受入れるのに適合したコネクタを有
    し、かつプログラム制御下データ処理機能の実行のため
    上記構成部品を相互接続するためのバス構造を有するシ
    ステムボードと、 異ったプロセッサバスをもつ第１のプロセッサまたは第
    ２のプロセッサを受け入れるのに適合したシステムボー
    ド上のソケットと、 上記第１のプロセッサがバス構造に接続された際、上記
    システム構成部品でもってデー処理機能を達成するため
    にソケットに装着された時に有効な上記システムボード
    上のプログラム制御論理と、 上記第２のプロセッサがバス構造に接続された時に上記
    システム構成部品によりデータ処理機能を達成するため
    にソケットに装着された場合にプログラム制御論理処理
    を修正するための上記第２のプロセッサに関連したバス
    修正手段に対応するボード上の付加的論理を有すること
    を特徴とするデータ処理装置。
14. 【請求項１４】データ処理装置であって、 ローカルバス、システムバス、バスを互に結合するイン
    ターフェースの手段と、 第１のプロセッサバスを有するこの第１のプロセッサを
    受け入れるためのソケットを含み、またこの第１のプロ
    セッサバスをローカルバスに結合するための手段を含む
    ボード上の手段と、 上記ボード上に装着され、ローカルバスに結合される主
    記憶装置と、 上記システムボード上に装着され、上記ローカルバスに
    よって上記システムバス及び上記第１のプロセッサと主
    記憶装置の間のデータ転送のために上記第１のプロセッ
    サが上記ソケットに装着された時に有効なプログラム制
    御論理手段と上記第２のプロセッサが上記第１のプロセ
    ッサバスと異なる上記第２のプロセッサバスを有する場
    合に、上記第２のプロセッサを上記ソケットに差し込む
    ためのアダプタを有する手段と、 上記第２のプロセッサバスをローカルバスに物理的に接
    続するための上記アダプタにおけるバス修正の手段と、 上記第２のプロセッサの受入れ、およびローカルデータ
    バスと上記第２のプロセッサが上記アダプタにより上記
    ソケットに装着されている時にバス修正の手段を通し、
    上記システムバス及び上記主記憶装置と、上記第２のプ
    ロセッサとの間のデータ転送のために上記プログラム制
    御論理の手段の処理を修正するための上記ソケットにお
    けるアダプタの受入れに対応する付加的論理手段とを有
    することを特徴とするデータ処理装置。
15. 【請求項１５】請求項１４記載のデータ処理装置であっ
    て、さらに上記ローカルバス及びローカルデータバスと
    システムデータバスが上記インターフェース手段を通し
    て互に接続されるＮデータラインをそれぞれが有する様
    にそれらを含む上記システムバスと、 上記第１のプロセッサがソケットに差込まれている時、
    ローカルデータバスの対応するラインに結合されるＮデ
    ータラインを有する上記第１のプロセッサと、 Ｎ／２データラインを有する上記第２のプロセッサバス
    と、 ローカルデータバスのＮデータラインの上位、下位各半
    分を互に、また上記第２のプロセッサがアダプタによっ
    てソケットに差し込まれている時に上記第２のプロセッ
    サバスのＮ／２データラインに、物理的に接続するアダ
    プタに関する上記バス修正の手段とを有することを特徴
    とするデータ処理装置。