JPH05303438A - Constant voltage generating circuit - Google Patents
Constant voltage generating circuitInfo
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- JPH05303438A JPH05303438A JP4107699A JP10769992A JPH05303438A JP H05303438 A JPH05303438 A JP H05303438A JP 4107699 A JP4107699 A JP 4107699A JP 10769992 A JP10769992 A JP 10769992A JP H05303438 A JPH05303438 A JP H05303438A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、定電圧発生回路に係
り、詳しくは、例えば、外部電圧と異なる内部電圧で動
作する半導体集積回路等に用いて好適な、半導体チップ
内に設けられる定電圧発生回路に関する。近年、半導体
集積回路においては、低消費電力化・高集積化が要求さ
れ、このため、半導体集積回路内に降圧回路を組み込む
ことにより、外部供給電源電圧よりも低い電源電圧を発
生させる定電圧発生回路が数多く開発されており、外部
供給電源電圧よりも低い電源電圧により回路を動作させ
ることによって、素子サイズを小型化でき、低消費電力
化・高集積加化が可能となる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant voltage generating circuit, and more specifically, to a constant voltage provided in a semiconductor chip, which is suitable for use in, for example, a semiconductor integrated circuit which operates at an internal voltage different from an external voltage. Regarding the generation circuit. In recent years, semiconductor integrated circuits are required to have low power consumption and high integration. Therefore, by incorporating a step-down circuit in the semiconductor integrated circuit, constant voltage generation that generates a power supply voltage lower than the externally supplied power supply voltage is generated. Many circuits have been developed, and by operating the circuit with a power supply voltage lower than the externally supplied power supply voltage, the element size can be reduced, and low power consumption and high integration can be achieved.
【０００２】そして、このような定電圧発生回路では、
広範囲にわたる外部供給電源電圧の下で安定して動作す
ることが必要であり、例えば、外部供給電源電圧、使用
温度、プロセスパラメータ等のバラツキに対して安定で
なければならない。In such a constant voltage generating circuit,
It is necessary to stably operate under a wide range of external power supply voltage, and for example, it must be stable against variations in external power supply voltage, operating temperature, process parameters, and the like.
【０００３】[0003]
【従来の技術】従来のこの種の定電圧発生回路として
は、例えば、ＰＮダイオード方式、バンドギャップ方式
等、様々な方式の回路が案出されている。図１４にＰＮ
ダイオード方式の定電圧発生回路の回路図を示す。この
定電圧発生回路は、高電位電源線ＶCCと低電位電源線Ｖ
SSとの間に、抵抗ｒと複数のダイオードＤ１〜Ｄｎとを
順に直列接続することにより、抵抗ｒとダイオードＤ１
との接続点から所望の出力電圧（定電圧）を得るもので
ある。2. Description of the Related Art As a conventional constant voltage generating circuit of this type, various types of circuits such as a PN diode type and a band gap type have been proposed. 14 PN
The circuit diagram of a diode type constant voltage generation circuit is shown. This constant voltage generating circuit has a high potential power line V CC and a low potential power line V CC.
By connecting a resistance r and a plurality of diodes D1 to Dn in series between SS and SS , the resistance r and the diode D1 are connected.
The desired output voltage (constant voltage) is obtained from the connection point with.
【０００４】図１５にバンドギャップ方式の定電圧発生
回路の回路図を示す。この定電圧発生回路は、バイポー
ラトランジスタＱ１〜Ｑ２、抵抗ｒ１〜ｒ３から構成さ
れており、この回路は、バイポーラトランジスタの順方
向電圧ＶBEと抵抗の両端にかかる電圧Ｖｒとの和で表さ
れる。なお、ｉ１は抵抗ｒ１に流れる電流、ｉ２は抵抗
ｒ２に流れる電流を示す。FIG. 15 shows a circuit diagram of a band gap type constant voltage generating circuit. This constant voltage generating circuit is composed of bipolar transistors Q1 and Q2 and resistors r1 to r3, and this circuit is represented by the sum of the forward voltage V BE of the bipolar transistor and the voltage Vr applied across the resistors. .. In addition, i1 shows the electric current which flows into resistance r1, i2 shows the electric current which flows into resistance r2.
【０００５】すなわち、出力端からの出力電圧Ｖ
INT は、 ＶINT ＝ＶBE（Ｑ３）＋Ｖｒ（ｒ２） ＝ＶBE（Ｑ３）＋ｉ２×ｒ２ というように、バイポーラトランジスタＱ３の順方向に
かかる電圧ＶBE（Ｑ３）と抵抗ｒ２の両端にかかる電圧
Ｖｒ（ｒ２）との和で求められる。That is, the output voltage V from the output terminal
INT is a voltage V BE (Q3) applied to the forward direction of the bipolar transistor Q3 and a voltage applied to both ends of the resistor r2 such that V INT = V BE (Q3) + Vr (r2) = V BE (Q3) + i2 × r2. It is calculated as the sum of Vr (r2).
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前述の
ＰＮダイオード方式の定電圧発生回路にあっては、温度
係数を有するダイオードＤ１〜Ｄｎを数段直列に重ねる
ことで定電圧を発生するという構成となっていたため、
使用温度が変化するとそれに伴い出力電圧が変動し、安
定した動作が得られないという問題点があった。However, in the above-mentioned PN diode type constant voltage generating circuit, a constant voltage is generated by stacking several stages of diodes D1 to Dn having a temperature coefficient in series. Because it was
When the operating temperature changes, the output voltage fluctuates accordingly, and there is a problem that stable operation cannot be obtained.
【０００７】また、前述のバンドギャップ方式の定電圧
発生回路にあっては、バイポーラトランジスタの順方向
電圧ＶBEは負の温度係数を有し、抵抗の両端にかかる電
圧Ｖｒは正の温度係数を有するため、基準電圧ＶINT の
温度依存性は少ないという利点はあるものの、バイポー
ラトランジスタを用いて回路を構成するため、消費電力
が大きくなるという問題点がある。Further, in the above-mentioned bandgap type constant voltage generating circuit, the forward voltage V BE of the bipolar transistor has a negative temperature coefficient, and the voltage Vr applied across the resistor has a positive temperature coefficient. Since it has the advantage that the reference voltage V INT has little temperature dependence, it has a problem that the power consumption becomes large because the circuit is configured using bipolar transistors.
【０００８】［目的］そこで本発明は、安定した動作を
得るとともに、低消費電力の定電圧発生回路を提供する
ことを目的としている。[Object] Therefore, it is an object of the present invention to provide a constant voltage generating circuit with stable operation and low power consumption.
【０００９】[0009]
【課題を解決するための手段】本発明による定電圧発生
回路は上記目的達成のため、その原理図を図１に示すよ
うに、エンハンスメント型ＭＯＳトランジスタＥ１の閾
電圧Ｖth（Ｅ１）とディプレッション型ＭＯＳトランジ
スタＤ１の閾電圧Ｖth（Ｄ１）の絶対値とを加算した電
圧を、低電位電源線ＶSSにおける電源電圧を基準として
出力するように構成している。In order to achieve the above object, a constant voltage generating circuit according to the present invention has a threshold voltage V th (E1) of an enhancement type MOS transistor E1 and a depletion type, as shown in the principle diagram of FIG. A voltage obtained by adding the absolute value of the threshold voltage V th (D1) of the MOS transistor D1 is output based on the power supply voltage on the low potential power supply line V SS .
【００１０】詳しくは、高電位電源線ＶCCと低電位電源
線ＶSSとの間に、抵抗Ｒ１とエンハンスメント型ＭＯＳ
トランジスタＥ１とを順に直列接続してなる第一トラン
ジスタ段１と、高電位電源線ＶCCと低電位電源線ＶSSと
の間に、ディプレッション型ＭＯＳトランジスタＤ１と
抵抗Ｒ２とを順に直列接続してなる第二トランジスタ段
２とを備え、前記抵抗Ｒ１とエンハンスメント型ＭＯＳ
トランジスタＥ１との接続点Ｎ１を、該エンハンスメン
ト型ＭＯＳトランジスタＥ１のゲート及び前記ディプレ
ッション型ＭＯＳトランジスタＤ１のゲートに接続し、
該ディプレッション型ＭＯＳトランジスタＤ１と該抵抗
Ｒ２との接続点Ｎ２を出力端とするように構成してい
る。More specifically, the resistor R1 and the enhancement type MOS are provided between the high potential power supply line V CC and the low potential power supply line V SS.
A depletion type MOS transistor D1 and a resistor R2 are serially connected in series between a first transistor stage 1 formed by serially connecting a transistor E1 and a high potential power supply line V CC and a low potential power supply line V SS. A second transistor stage 2 consisting of the resistor R1 and the enhancement type MOS
A connection point N1 with the transistor E1 is connected to the gate of the enhancement type MOS transistor E1 and the gate of the depletion type MOS transistor D1.
The connection point N2 between the depletion type MOS transistor D1 and the resistor R2 is used as an output terminal.
【００１１】この場合、高電位電源線ＶCCと低電位電源
線ＶSSとの間に、ゲートに入力信号を受けるディプレッ
ション型ＭＯＳトランジスタと抵抗とを順に直列接続
し、該ディプレッション型ＭＯＳトランジスタと抵抗と
の接続点から出力信号を出力するトランジスタ段を設
け、該トランジスタ段を前記接続点Ｎ２と出力端との間
に所定数段設けるとともに、前記エンハンスメント型Ｍ
ＯＳトランジスタＥ１と低電位電源線ＶSSとの間に所定
数のエンハンスメント型ＭＯＳトランジスタを直列に接
続するように構成することは有効であり、また、前記デ
ィプレッション型ＭＯＳトランジスタＤ１と前記接続点
Ｎ２との間に新たに抵抗を設け、該接続点Ｎ２を挟んで
設けられた各抵抗の抵抗分割比に基づいて所望の出力電
圧を得るようにしてもよい。In this case, a depletion type MOS transistor for receiving an input signal at its gate and a resistor are serially connected in series between the high potential power line V CC and the low potential power line V SS, and the depletion type MOS transistor and the resistor are connected in series. A transistor stage for outputting an output signal is provided from a connection point of the enhancement type M with the transistor stage provided between the connection point N2 and the output terminal.
It is effective to configure a predetermined number of enhancement type MOS transistors to be connected in series between the OS transistor E1 and the low potential power supply line V SS. Further , the depletion type MOS transistor D1 and the connection point N2 are connected to each other. A resistor may be newly provided between the two, and a desired output voltage may be obtained based on the resistance division ratio of each resistor provided with the connection point N2 interposed therebetween.
【００１２】さらに、前記各ＭＯＳトランジスタは、バ
ックゲートにソース側電位を印加するように構成するこ
とが好ましい。Further, it is preferable that each of the MOS transistors is configured to apply a source side potential to the back gate.
【００１３】[0013]
【作用】本発明では、図１に示すように、エンハンスメ
ント型ＭＯＳトランジスタＥ１の閾電圧とディプレッシ
ョン型ＭＯＳトランジスタＤ１の閾電圧の絶対値とが加
算された電圧が、低電位電源線ＶSSにおける電源電圧を
基準として出力されるため、エンハンスメント型ＭＯＳ
トランジスタＥ１の閾電圧をＶth（Ｅ１）、ディプレッ
ション型ＭＯＳトランジスタＤ１の閾電圧をＶth（Ｄ
１）とすると、出力端における出力電圧ＶINT は、 ＶINT ＝Ｖth（Ｅ１）＋｜Ｖth（Ｄ１）｜ （＝Ｖth（Ｅ１）−Ｖth（Ｄ１）） で表される。In the present invention, as shown in FIG. 1, the voltage obtained by adding the threshold voltage of the enhancement type MOS transistor E1 and the absolute value of the threshold voltage of the depletion type MOS transistor D1 is the power supply in the low potential power supply line V SS . Since it is output with reference to the voltage, it is an enhancement type MOS.
The threshold voltage of the transistor E1 is V th (E1) and the threshold voltage of the depletion type MOS transistor D1 is V th (D1).
1), the output voltage V INT at the output terminal is expressed by V INT = V th (E1) + | V th (D1) | (= V th (E1) −V th (D1)).
【００１４】図２に図１の各ノードにおける電圧値を示
す。ここで、エンハンスメント型ＭＯＳトランジスタＥ
の温度変動をΔＶth（Ｅ）、ディプレッション型ＭＯＳ
トランジスタＤの温度変動をΔＶth（Ｄ）とすると、Δ
Ｖth（Ｅ）は正、ΔＶth（Ｄ）は負となり、エンハンス
メント型ＭＯＳトランジスタＥとディプレッション型Ｍ
ＯＳトランジスタＤの温度変動ΔＶthが等しければ、次
式により温度変動がキャンセルされる。FIG. 2 shows the voltage value at each node in FIG. Here, the enhancement type MOS transistor E
Temperature variation of ΔV th (E), depletion type MOS
If the temperature fluctuation of the transistor D is ΔV th (D), Δ
V th (E) is positive, ΔV th (D) is negative, and the enhancement type MOS transistor E and the depletion type M are
If the temperature variation ΔV th of the OS transistor D is equal, the temperature variation is canceled by the following equation.
【００１５】 ＶINT ＝Ｖth（Ｅ）＋ΔＶth（Ｅ）＋｜Ｖth（Ｄ）＋ΔＶth（Ｄ）｜ また、図３に示すように、図１に示す回路に抵抗Ｒ２’
が追加されることにより、プロセスパラメータの変動に
対する閾電圧Ｖthの変化による出力電圧ＶINTの変動が
抵抗Ｒ２’のトリミング（分圧）により調整される。V INT = V th (E) + ΔV th (E) + | V th (D) + ΔV th (D) | Further, as shown in FIG. 3, a resistor R2 ′ is provided in the circuit shown in FIG.
Is added, the variation of the output voltage V INT due to the variation of the threshold voltage V th with respect to the variation of the process parameter is adjusted by trimming (voltage division) of the resistor R2 ′.
【００１６】[0016]
【数１】 [Equation 1]
【００１７】これによって、外部供給電源電圧、使用温
度、プロセスパラメータ等のバラツキにかかわらず安定
した動作が得られる。また、本回路は全てＭＯＳトラン
ジスタで構成されるため消費電力が抑えられる。As a result, stable operation can be obtained regardless of variations in the externally supplied power supply voltage, operating temperature, process parameters and the like. Further, since this circuit is composed of all MOS transistors, power consumption can be suppressed.
【００１８】[0018]
【実施例】以下、本発明を図面に基づいて説明する。図
４は本発明に係る定電圧発生回路の実施例１を示す図で
あり、その要部構成を示す回路図である。なお、図４に
おいて、図１に示した従来例に付された番号と同一番号
は同一部分を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 4 is a diagram showing a first embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof. In FIG. 4, the same numbers as the numbers given to the conventional example shown in FIG. 1 indicate the same parts.
【００１９】本実施例の定電圧発生回路は、大別して、
第一トランジスタ段１、第二トランジスタ段２、第三ト
ランジスタ段３からなり、第一トランジスタ段１は、抵
抗Ｒ１、エンハンスメントＭＯＳトランジスタＥ１，Ｅ
２から構成され、第二トランジスタ段２は、ディプレッ
ション型ＭＯＳトランジスタＤ１、抵抗Ｒ２から構成さ
れ、第三トランジスタ段３は、ディプレッション型ＭＯ
ＳトランジスタＤ２、抵抗Ｒ３からそれぞれ構成されて
いる。The constant voltage generating circuit of this embodiment is roughly classified into
It comprises a first transistor stage 1, a second transistor stage 2 and a third transistor stage 3, the first transistor stage 1 comprising a resistor R1 and enhancement MOS transistors E1, E
2, the second transistor stage 2 is composed of a depletion type MOS transistor D1 and a resistor R2, and the third transistor stage 3 is composed of a depletion type MO transistor.
It is composed of an S-transistor D2 and a resistor R3.
【００２０】すなわち、本実施例は、図１に示す原理図
のエンハンスメント型ＭＯＳトランジスタＥ１のソース
と低電位電源線ＶSSとの間にさらにエンハンスメント型
ＭＯＳトランジスタｅ２を設け、接続点Ｎ２からの出力
信号をゲートに入力し、接続点Ｎ３を新たな出力端とす
る第三トランジスタ段３を追加して設けたものである。That is, in the present embodiment, the enhancement type MOS transistor e2 is further provided between the source of the enhancement type MOS transistor E1 and the low potential power supply line V SS in the principle diagram shown in FIG. 1, and the output from the connection point N2 is provided. The third transistor stage 3 is additionally provided for inputting a signal to the gate and using the connection point N3 as a new output end.
【００２１】したがって本実施例では、トランジスタの
段数を変えることにより所望の内部供給電圧を得ること
ができる。図５は本発明に係る定電圧発生回路の実施例
２を示す図であり、その要部構成を示す回路図である。
なお、図５において、図４に示した実施例１に付された
番号と同一番号は同一部分を示す。Therefore, in this embodiment, a desired internal supply voltage can be obtained by changing the number of transistor stages. FIG. 5 is a diagram showing a second embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof.
In FIG. 5, the same numbers as the numbers given to the first embodiment shown in FIG. 4 indicate the same parts.
【００２２】本実施例の定電圧発生回路は、図４に示す
回路に対して、ディプレッション型ＭＯＳトランジスタ
Ｄ３、抵抗Ｒ４からなる第四トランジスタ段４を追加し
て設けたものである。したがって本実施例では、エンハ
ンスメント型ＭＯＳトランジスタとディプレッション型
ＭＯＳトランジスタとの比率を変えることにより任意の
温度特性を得ることができる。The constant voltage generating circuit of this embodiment is provided by adding a fourth transistor stage 4 including a depletion type MOS transistor D3 and a resistor R4 to the circuit shown in FIG. Therefore, in this embodiment, an arbitrary temperature characteristic can be obtained by changing the ratio between the enhancement type MOS transistor and the depletion type MOS transistor.
【００２３】ちなみに、この場合の出力電圧ＶINT は、By the way, the output voltage V INT in this case is
【００２４】[0024]
【数２】 [Equation 2]
【００２５】で表される。図６は本発明に係る定電圧発
生回路の実施例３を示す図であり、その要部構成を示す
回路図である。なお、図６において、図４に示した実施
例１に付された番号と同一番号は同一部分を示す。It is represented by FIG. 6 is a diagram showing a third embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing a main part configuration thereof. In FIG. 6, the same numbers as the numbers given to the first embodiment shown in FIG. 4 indicate the same parts.
【００２６】本実施例の定電圧発生回路は、図１の回路
に対する図３の回路と同様に、図４に示す回路に対して
トリミング抵抗Ｒ２’，Ｒ３’を追加したものである。
したがって本実施例では、各ＭＯＳトランジスタの閾電
圧Ｖthがプロセスパラメータのバラツキにより変動し、
所望の出力電圧ＶINT が得られなかった場合、ディプレ
ッション型ＭＯＳトランジスタのソース側に挿入された
トリミング抵抗Ｒ２’，Ｒ３’によってトリミングが行
われ、所望の出力電圧ＶINT を得ることができる。The constant voltage generating circuit of this embodiment is similar to the circuit of FIG. 3 with respect to the circuit of FIG. 1 except that trimming resistors R2 'and R3' are added to the circuit shown in FIG.
Therefore, in this embodiment, the threshold voltage V th of each MOS transistor fluctuates due to variations in process parameters,
When the desired output voltage V INT is not obtained, trimming is performed by the trimming resistors R2 ′ and R3 ′ inserted on the source side of the depletion type MOS transistor, and the desired output voltage V INT can be obtained.
【００２７】なお、本実施例ではトリミング抵抗Ｒ
２’，Ｒ３’をディプレッション型ＭＯＳトランジスタ
Ｄ１，Ｄ２のソース側に設けているが、ドレイン側とソ
ース側との両方に設けても構わない。図７は本発明に係
る定電圧発生回路の実施例４を示す図であり、その要部
構成を示す回路図である。In this embodiment, the trimming resistor R
Although 2'and R3 'are provided on the source side of the depletion type MOS transistors D1 and D2, they may be provided on both the drain side and the source side. FIG. 7 is a diagram showing a fourth embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof.
【００２８】なお、図７において、図４に示した実施例
１に付された番号と同一番号は同一部分を示す。本実施
例の定電圧発生回路は、図４に示す回路における抵抗Ｒ
１，Ｒ２，Ｒ３をエンハンスメント型ＭＯＳトランジス
タＥ３，Ｅ４，Ｅ５に置換したものである。In FIG. 7, the same numbers as those given to the first embodiment shown in FIG. 4 indicate the same parts. The constant voltage generating circuit of this embodiment is the same as the resistor R in the circuit shown in FIG.
1, R2 and R3 are replaced with enhancement type MOS transistors E3, E4 and E5.
【００２９】したがって本実施例では、回路を全てＭＯ
Ｓトランジスタで構成することができる。なお、この場
合、ＭＯＳトランジスタに限らず、バイポーラトランジ
スタを抵抗の代わりとしてもよい。図８は本発明に係る
定電圧発生回路の実施例５を示す図であり、その要部構
成を示す回路図である。Therefore, in this embodiment, all circuits are MO
It can be configured with an S transistor. In this case, not only the MOS transistor but also a bipolar transistor may be used instead of the resistor. FIG. 8 is a diagram showing a fifth embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof.
【００３０】なお、図８において、図４に示した実施例
１に付された番号と同一番号は同一部分を示す。本実施
例の定電圧発生回路は、図４に示す回路から抵抗Ｒ３を
除き、ディプレッション型ＭＯＳトランジスタＤ２のサ
イズを大きなものとし、このディプレッション型ＭＯＳ
トランジスタＤ２を出力段における駆動トランジスタと
したものである。In FIG. 8, the same numbers as those given to the first embodiment shown in FIG. 4 indicate the same parts. In the constant voltage generating circuit of this embodiment, the resistor R3 is removed from the circuit shown in FIG. 4, and the size of the depletion type MOS transistor D2 is made large.
The transistor D2 is used as a drive transistor in the output stage.
【００３１】すなわち、前述の図４〜図７に示す実施例
では別にレギュレータ回路を必要としたが、本実施例で
は別にレギュレータ回路を設けることなく、高い電流駆
動能力が得られる。図９は本発明に係る定電圧発生回路
の実施例６を示す図であり、その要部構成を示す回路図
である。That is, although the regulator circuit is separately required in the above-described embodiments shown in FIGS. 4 to 7, in the present embodiment, a high current drive capability can be obtained without providing a separate regulator circuit. FIG. 9 is a diagram showing a sixth embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof.
【００３２】なお、図９において、図８に示した実施例
５に付された番号と同一番号は同一部分を示す。本実施
例の定電圧発生回路は、図８に示す回路に対し、ディプ
レッション型ＭＯＳトランジスタＤ２のソースと低電位
電源線ＶSSとの間に大容量のコンデンサＣ１を設けたも
のである。In FIG. 9, the same numbers as the numbers given to the fifth embodiment shown in FIG. 8 indicate the same parts. The constant voltage generating circuit of this embodiment is different from the circuit shown in FIG. 8 in that a large capacity capacitor C1 is provided between the source of the depletion type MOS transistor D2 and the low potential power supply line V SS .
【００３３】したがって本実施例では、内部供給電源が
変動した場合にもコンデンサの平滑化により安定した出
力が得られる。なお、この場合のコンデンサＣ１は単体
のみならず、抵抗と並列に設けても構わない。図１０は
本発明に係る定電圧発生回路の実施例７を示す図であ
り、その要部構成を示す回路図である。Therefore, in this embodiment, a stable output can be obtained by smoothing the capacitor even when the internal power supply fluctuates. The capacitor C1 in this case may be provided not only as a single body but also in parallel with the resistor. FIG. 10 is a diagram showing a seventh embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof.
【００３４】なお、図１０において、図６に示した実施
例３に付された番号と同一番号は同一部分を示す。本実
施例の定電圧発生回路は、実際に内部電源電圧を使用す
る箇所まで回路の一部を延長したものであり、図中、Ｒ
５は配線抵抗を示す。すなわち、本実施例では内部電源
電圧を使用する箇所までの配線抵抗Ｒ５を加味し、トリ
ミング抵抗Ｒ２’，Ｒ３’の値を調整することで、内部
電源電圧を最適化することができる。In FIG. 10, the same numbers as the numbers assigned to the third embodiment shown in FIG. 6 indicate the same parts. In the constant voltage generating circuit of this embodiment, a part of the circuit is extended to a portion where the internal power supply voltage is actually used.
Reference numeral 5 represents wiring resistance. That is, in this embodiment, the internal power supply voltage can be optimized by adding the wiring resistance R5 up to the location where the internal power supply voltage is used and adjusting the values of the trimming resistors R2 'and R3'.
【００３５】図１１は本発明に係る定電圧発生回路の実
施例８を示す図であり、その要部構成を示す回路図であ
る。なお、図１１において、図６に示した実施例３に付
された番号と同一番号は同一部分を示す。本実施例の定
電圧発生回路は、エンハンスメント型ＭＯＳトランジス
タＥ１，Ｅ２及びディプレッション型ＭＯＳトランジス
タＤ１，Ｄ２の各ソースをそれぞれバックゲートに接続
し、各ＭＯＳトランジスタの基板電位をそれぞれのソー
ス電位としたものである。FIG. 11 is a diagram showing an eighth embodiment of the constant voltage generating circuit according to the present invention, and is a circuit diagram showing the configuration of the main part thereof. Note that, in FIG. 11, the same numbers as the numbers given to the third embodiment shown in FIG. 6 indicate the same parts. In the constant voltage generating circuit of this embodiment, the sources of the enhancement type MOS transistors E1 and E2 and the depletion type MOS transistors D1 and D2 are connected to the back gates respectively, and the substrate potential of each MOS transistor is used as the source potential of each. Is.
【００３６】したがって本実施例では、ＭＯＳトランジ
スタの基板電位をソース側の出ん意図することにより、
各ＭＯＳトランジスタは独立して形成されるのと等価な
状態となり、バックゲートの悪影響を抑えることができ
る。図１２，１３は本発明に係る定電圧発生回路の実施
例９を示す図であり、その要部構成を示す回路図であ
る。Therefore, in this embodiment, the substrate potential of the MOS transistor is intended to be on the source side,
Each MOS transistor is in a state equivalent to being formed independently, and the adverse effect of the back gate can be suppressed. 12 and 13 are diagrams showing a ninth embodiment of the constant voltage generating circuit according to the present invention, and are circuit diagrams showing the main configuration thereof.
【００３７】まず、構成を説明する。本実施例の定電圧
発生回路は、大別して、電流源１０、第一電圧発生部１
１、第二電圧発生部１２、電圧トリミング部１３から構
成されている。電流源１０は、ＰチャネルＭＯＳトラン
ジスタＴ０１，Ｔ０３、ディプレッション型ＭＯＳトラ
ンジスタＴ０２から構成されるカレントミラー型電流源
である。First, the structure will be described. The constant voltage generating circuit of this embodiment is roughly classified into a current source 10 and a first voltage generating unit 1.
1, a second voltage generating section 12, and a voltage trimming section 13. The current source 10 is a current mirror type current source composed of P-channel MOS transistors T01 and T03 and a depletion type MOS transistor T02.
【００３８】第一電圧発生部１１は、ＮチャネルＭＯＳ
トランジスタＴ０５〜Ｔ１０、ヒューズＲ０９〜Ｒ１１
から構成され、第二電圧発生部１２は、ディプレッショ
ン型ＭＯＳトランジスタＴ１１〜Ｔ１６から構成されて
いる。電圧トリミング部１３は、ＮチャネルＭＯＳトラ
ンジスタＴ０４、ＰチャネルＭＯＳトランジスタＴ１７
〜Ｔ１９、抵抗Ｒ０１〜Ｒ０８、ヒューズＲ１２〜Ｒ１
９から構成され、ＮチャネルＭＯＳトランジスタＴ０４
の閾電圧Ｖth分を抵抗Ｒ０１〜Ｒ０８の抵抗分割により
調整するものである。The first voltage generator 11 is an N channel MOS.
Transistors T05 to T10, fuses R09 to R11
The second voltage generator 12 is composed of depletion type MOS transistors T11 to T16. The voltage trimming unit 13 includes an N-channel MOS transistor T04 and a P-channel MOS transistor T17.
To T19, resistors R01 to R08, fuses R12 to R1
N-channel MOS transistor T04
The threshold voltage V th is adjusted by dividing the resistors R01 to R08.
【００３９】以上の構成において、出力電圧ＶINT にエ
ンハンスメント型ＮチャネルＭＯＳトランジスタの閾電
圧Ｖth一段分を追加する場合、まず、ＮチャネルＭＯＳ
トランジスタＴ０８〜Ｔ１０のうち、ＮチャネルＭＯＳ
トランジスタＴ０８のドレインに接続されているヒュー
ズＲ１１が切断されることにより、ＮチャネルＭＯＳト
ランジスタＴ０８の閾電圧Ｖth一段分が出力電圧ＶINT
に追加される。In the above configuration, when adding one stage of the threshold voltage V th of the enhancement type N channel MOS transistor to the output voltage V INT , first, the N channel MOS
N-channel MOS of the transistors T08 to T10
By disconnecting the fuse R11 connected to the drain of the transistor T08, one stage of the threshold voltage V th of the N-channel MOS transistor T08 is output by the output voltage V INT.
Added to.
【００４０】ディプレッション型ＭＯＳトランジスタの
閾電圧Ｖthを追加する場合は、対象となるディプレッシ
ョン型ＭＯＳトランジスタはＴ１３〜Ｔ１５であり、Ｔ
１３，Ｔ１４，Ｔ１５の順で用いる。すなわち、ディプ
レッション型ＭＯＳトランジスタの閾電圧Ｖth一段を追
加する場合、まず、ヒューズＲ２１が切断され、Ｐチャ
ネルＭＯＳトランジスタＴ１７のゲートレベルが“Ｌ”
となり、ＰチャネルＭＯＳトランジスタＴ１７がオンす
る。When the threshold voltage V th of the depletion type MOS transistor is added, the target depletion type MOS transistors are T13 to T15.
It is used in the order of 13, T14, T15. That is, when adding one stage of the threshold voltage V th of the depletion type MOS transistor, first, the fuse R21 is cut and the gate level of the P channel MOS transistor T17 is "L".
And the P-channel MOS transistor T17 is turned on.
【００４１】次に、ヒューズＲ２２，Ｒ２６を除いてヒ
ューズＲ２３〜Ｒ２５，Ｒ２７，Ｒ２８が切断され、デ
ィプレッション型ＭＯＳトランジスタＴ１１，Ｔ１２，
Ｔ１３，Ｔ１６の閾電圧Ｖthの増分となり、Ｎチャネル
ＭＯＳトランジスタの個数分の閾電圧Ｖthと合わせて出
力電圧ＶINT が得られる。ここで、エンハンスメント型
ＮチャネルＭＯＳトランジスタ及びディプレッション型
ＭＯＳトランジスタの各閾電圧Ｖth未満の補正を行う場
合、ＮチャネルＭＯＳトランジスタＴ０４の閾電圧Ｖth
が抵抗Ｒ０１〜Ｒ０８で分割されているため、ヒューズ
Ｒ１２〜Ｒ２０のいずれか一本のみを残し、他の全てが
切断されることで、抵抗分割によりＮチャネルＭＯＳト
ランジスタＴ０４の閾電圧Ｖth未満の電圧が次段のトラ
ンジスタに出力される。Next, the fuses R23 to R25, R27 and R28, except the fuses R22 and R26, are cut, and the depletion type MOS transistors T11, T12,
This is an increment of the threshold voltage V th of T13 and T16, and the output voltage V INT is obtained together with the threshold voltage V th for the number of N-channel MOS transistors. Here, when the enhancement type N-channel MOS transistor and the correction less than the threshold voltage V th of the depletion type MOS transistor, the threshold voltage V th of the N-channel MOS transistor T04
Is divided by the resistors R01 to R08, only one of the fuses R12 to R20 is left and all the other fuses are cut off, so that the resistance division causes the voltage to fall below the threshold voltage V th of the N-channel MOS transistor T04. The voltage is output to the transistor in the next stage.
【００４２】このように本実施例では、外部供給電源電
圧、使用温度、プロセスパラメータ等のバラツキにかか
わらず、安定して定電圧を発生することができる。ま
た、高集積化に伴い、トランジスタが微細化するに従っ
て個々のトランジスタの耐圧が低下しており、外部供給
電源電圧をそのまま供給した場合、信頼性の確保が問題
となってくるが、本実施例では、例えば、ゲート酸化膜
の厚みを変えることにより定電圧発生回路部分を高耐圧
化し、内部回路を低耐圧とすることにより、広範囲の外
部供給電源電圧の下で安定した動作が得られ、内部電源
電圧を使用する回路においては、高集積化・低消費電力
化・高速化が期待できる。As described above, in this embodiment, a constant voltage can be stably generated regardless of variations in external power supply voltage, operating temperature, process parameters and the like. In addition, with higher integration, the breakdown voltage of each transistor decreases as the transistor becomes finer, and if the external power supply voltage is supplied as it is, securing reliability becomes a problem. Then, for example, by changing the thickness of the gate oxide film to increase the breakdown voltage of the constant voltage generation circuit portion and lower the breakdown voltage of the internal circuit, stable operation can be obtained under a wide range of external power supply voltage. High integration, low power consumption, and high speed can be expected in circuits that use power supply voltage.
【００４３】[0043]
【発明の効果】本発明では、外部供給電源電圧、使用温
度、プロセスパラメータ等のバラツキにかかわらず安定
した動作を得ることができ、かつ、低消費電力の定電圧
発生回路を提供できる。According to the present invention, it is possible to provide a constant voltage generating circuit which can obtain stable operation regardless of variations in external power supply voltage, operating temperature, process parameters and the like and which has low power consumption.
【図１】本発明の定電圧発生回路の原理図である。FIG. 1 is a principle diagram of a constant voltage generating circuit of the present invention.
【図２】図１の各ノードにおける電圧値を示す図であ
る。FIG. 2 is a diagram showing a voltage value at each node of FIG.
【図３】本発明の定電圧発生回路の他の原理図である。FIG. 3 is another principle diagram of the constant voltage generating circuit of the present invention.
【図４】実施例１の要部構成を示す回路図である。FIG. 4 is a circuit diagram showing a main configuration of the first embodiment.
【図５】実施例２の要部構成を示す回路図である。FIG. 5 is a circuit diagram showing a main configuration of a second embodiment.
【図６】実施例３の要部構成を示す回路図である。FIG. 6 is a circuit diagram showing a main configuration of a third embodiment.
【図７】実施例４の要部構成を示す回路図である。FIG. 7 is a circuit diagram showing a main configuration of a fourth embodiment.
【図８】実施例５の要部構成を示す回路図である。FIG. 8 is a circuit diagram showing a main configuration of a fifth embodiment.
【図９】実施例６の要部構成を示す回路図である。FIG. 9 is a circuit diagram showing a main configuration of a sixth embodiment.
【図１０】実施例７の要部構成を示す回路図である。FIG. 10 is a circuit diagram showing a main configuration of a seventh embodiment.
【図１１】実施例８の要部構成を示す回路図である。FIG. 11 is a circuit diagram showing a main configuration of an eighth embodiment.
【図１２】実施例９の要部構成を示す回路図である。FIG. 12 is a circuit diagram showing a main configuration of a ninth embodiment.
【図１３】実施例９の要部構成を示す回路図である。FIG. 13 is a circuit diagram showing a main configuration of a ninth embodiment.
【図１４】ＰＮダイオード方式の定電圧発生回路の回路
図である。FIG. 14 is a circuit diagram of a PN diode type constant voltage generating circuit.
【図１５】バンドギャップ方式の定電圧発生回路の回路
図である。FIG. 15 is a circuit diagram of a bandgap constant voltage generating circuit.
１ 第一トランジスタ段 ２ 第二トランジスタ段 ３ 第三トランジスタ段 １０ 電流源 １１ 第一電圧発生部 １２ 第二電圧発生部 １３ 電圧トリミング部 DESCRIPTION OF SYMBOLS 1 1st transistor stage 2 2nd transistor stage 3 3rd transistor stage 10 Current source 11 1st voltage generation part 12 2nd voltage generation part 13 Voltage trimming part
Claims (5)
閾電圧とディプレッション型ＭＯＳトランジスタの閾電
圧の絶対値とを加算した電圧を、低電位電源線における
電源電圧を基準として出力することを特徴とする定電圧
発生回路。1. A constant voltage generation, wherein a voltage obtained by adding a threshold voltage of an enhancement type MOS transistor and an absolute value of a threshold voltage of a depletion type MOS transistor is output with reference to a power source voltage on a low potential power source line. circuit.
抗とエンハンスメント型ＭＯＳトランジスタとを順に直
列接続してなる第一トランジスタ段と、 高電位電源線と低電位電源線との間に、ディプレッショ
ン型ＭＯＳトランジスタと抵抗とを順に直列接続してな
る第二トランジスタ段と、 を備え、 前記第一トランジスタ段における抵抗とエンハンスメン
ト型ＭＯＳトランジスタとの接続点を、該エンハンスメ
ント型ＭＯＳトランジスタのゲート及び前記第二トラン
ジスタ段におけるディプレッション型ＭＯＳトランジス
タのゲートに接続し、該ディプレッション型ＭＯＳトラ
ンジスタと該第二トランジスタ段における抵抗との接続
点を出力端とすることを特徴とする請求項１記載の定電
圧発生回路。2. A first transistor stage in which a resistor and an enhancement type MOS transistor are serially connected in series between a high potential power line and a low potential power line, and a high potential power line and a low potential power line. And a second transistor stage in which a depletion type MOS transistor and a resistor are connected in series in this order, and a connection point between the resistor and the enhancement type MOS transistor in the first transistor stage is defined by The gate and the gate of the depletion type MOS transistor in the second transistor stage are connected, and the connection point between the depletion type MOS transistor and the resistor in the second transistor stage is used as an output terminal. Constant voltage generation circuit.
ートに入力信号を受けるディプレッション型ＭＯＳトラ
ンジスタと抵抗とを順に直列接続し、該ディプレッショ
ン型ＭＯＳトランジスタと抵抗との接続点から出力信号
を出力するトランジスタ段を設け、 該トランジスタ段を前記ディプレッション型ＭＯＳトラ
ンジスタと前記第二トランジスタ段における抵抗との接
続点と出力端との間に所定数段設けるとともに、前記第
一トランジスタ段のエンハンスメント型ＭＯＳトランジ
スタと低電位電源線との間に所定数のエンハンスメント
型ＭＯＳトランジスタを直列に接続することを特徴とす
る請求項２記載の定電圧発生回路。3. A depletion type MOS transistor for receiving an input signal at a gate and a resistor are serially connected in series between a high potential power line and a low potential power line, and the depletion type MOS transistor and the resistor are connected from a connection point. A transistor stage for outputting an output signal is provided, and the transistor stage is provided in a predetermined number of stages between a connection point between the depletion type MOS transistor and the resistor in the second transistor stage and an output terminal, and the transistor stage of the first transistor stage is provided. 3. The constant voltage generating circuit according to claim 2, wherein a predetermined number of enhancement type MOS transistors are connected in series between the enhancement type MOS transistors and the low potential power supply line.
タ及び抵抗の接続点と該ディプレッション型ＭＯＳトラ
ンジスタとの間に新たに抵抗を設け、該接続点を挟んで
設けられた各抵抗の抵抗分割比に基づいて所望の出力電
圧を得ることを特徴とする請求項２、または３記載の定
電圧発生回路。4. A resistor is newly provided between a connection point of the depletion type MOS transistor and the resistor and the depletion type MOS transistor, and is desired based on a resistance division ratio of each resistor provided so as to sandwich the connection point. The constant voltage generating circuit according to claim 2, wherein the output voltage of the constant voltage generating circuit is obtained.
トにソース側電位を印加することを特徴とする請求項
２、３、または４記載の定電圧発生回路。5. The constant voltage generating circuit according to claim 2, wherein each MOS transistor applies a source side potential to a back gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107699A JPH05303438A (en) | 1992-04-27 | 1992-04-27 | Constant voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107699A JPH05303438A (en) | 1992-04-27 | 1992-04-27 | Constant voltage generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303438A true JPH05303438A (en) | 1993-11-16 |
Family
ID=14465715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107699A Pending JPH05303438A (en) | 1992-04-27 | 1992-04-27 | Constant voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303438A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
| US6087813A (en) * | 1998-11-19 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Internal voltage generation circuit capable of stably generating internal voltage with low power consumption |
| WO2004093308A1 (en) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | Crystal oscillation circuit |
| JP2008004831A (en) * | 2006-06-23 | 2008-01-10 | Denso Corp | Nonvolatile memory transistor, and driving method therefor |
| JP2008125103A (en) * | 2007-12-11 | 2008-05-29 | Fujitsu Ltd | Crystal oscillator circuit |
| US7633279B2 (en) | 2005-03-04 | 2009-12-15 | Elpida Memory, Inc. | Power supply circuit |
| JP2011160256A (en) * | 2010-02-02 | 2011-08-18 | Mitsubishi Electric Corp | Emitter-follower type bias circuit |
-
1992
- 1992-04-27 JP JP4107699A patent/JPH05303438A/en active Pending
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|---|---|---|---|
| A02 | Decision of refusal |
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