JPH0530293B2 - - Google Patents
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- JPH0530293B2 JPH0530293B2 JP1603688A JP1603688A JPH0530293B2 JP H0530293 B2 JPH0530293 B2 JP H0530293B2 JP 1603688 A JP1603688 A JP 1603688A JP 1603688 A JP1603688 A JP 1603688A JP H0530293 B2 JPH0530293 B2 JP H0530293B2
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Classifications
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- G—PHYSICS
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- G03F7/20—Exposure; Apparatus therefor
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- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（発明の背景）
［産業上の利用分野］
本発明は半導体集積回路の製造方法に関し、特
に、ウエーハを破壊することなしに、集積回路特
徴の位置などを検査することの出来る半導体集積
回路の製造方法に関する。[Detailed Description of the Invention] (Background of the Invention) [Industrial Application Field] The present invention relates to a method for manufacturing semiconductor integrated circuits, and in particular, to a method for inspecting the position of integrated circuit features without destroying a wafer. The present invention relates to a method for manufacturing a semiconductor integrated circuit that allows for the production of semiconductor integrated circuits.
［従来技術の説明］
半導体集積回路（IC）はより小さい特徴
（feature…パターン）で作られるので、プロセ
ス・パラメータの制御は一層むずかしくかつ重要
になる。例えば集積回路特徴の許容誤差は、特徴
サイズが減少するほど小さくなる。Description of the Prior Art As semiconductor integrated circuits (ICs) are made with smaller feature patterns, control of process parameters becomes more difficult and important. For example, tolerances for integrated circuit features become smaller as the feature size decreases.
代表例として集積回路は、下部基板を被覆する
レジストの選択部分を放射線に露光することによ
り製造される。次にレジストは現像され、レジス
トがポジ形であるかネガ形であるかによりレジス
トの露出部分が除去されるか、または未露出部分
が除去される。レジスト・パターンは乾式エツチ
ングまたはイオン注入のようなプロセスを用いて
基板に転写されて集積回路特徴が形成される。用
語「基板」はここではレジストの下方に存在する
材料の意味に用いられる。 Typically, integrated circuits are manufactured by exposing selected portions of a resist covering an underlying substrate to radiation. The resist is then developed and either the exposed portions of the resist are removed or the unexposed portions are removed depending on whether the resist is positive or negative tone. The resist pattern is transferred to the substrate using processes such as dry etching or ion implantation to form integrated circuit features. The term "substrate" is used herein to refer to the material underlying the resist.
一般に集積回路特徴に関する寸法制御は、レジ
スト特徴の幅寸法とプロフイルとの両方の制御に
依存する。レジスト幅寸法への依存性の理由は明
白であるが、レジスト・プロフイルへの依存性の
理由は不明であり、使用される精密パターン転写
法に依存する。したがつて、レジストは特徴の幅
寸法のみでなく、とくにレジストと基板との境界
または境界付近におけるそれらのプロフイルも検
査できることが重要である。残念ながら、包囲さ
れている特徴または他の特徴の近くにある特徴の
レジスト・プロフイルの検査は難しく、検査のた
めにウエーハの破壊が必要となろう。 Dimensional control for integrated circuit features generally relies on control of both the width dimension and profile of the resist features. While the reason for the dependence on the resist width dimension is obvious, the reason for the dependence on the resist profile is unclear and depends on the precision pattern transfer method used. Therefore, it is important that the resist be able to inspect not only the width dimensions of the features, but also their profile, particularly at or near the resist-to-substrate interface. Unfortunately, inspection of the resist profile of features that are surrounded or near other features is difficult and may require destruction of the wafer for inspection.
IC内の電気接点を形成するのに用いられるレ
ジスト内のホールの検査は、このようなホールが
1.0μｍより小さい幅寸法を有しかつ代表的厚さが
1.0μｍより大なるレジスト内に形成されたときに
は特に難しい。ホールを通してレジスト直下の基
板材料（代表例では酸化物）内に適切寸法で確実
にエツチングが行われるためには、レジスト内に
ホールを形成するプロフイルが垂直に近く、ホー
ルの底部にレジストの残存がなく、またホール底
部の寸法が前記限界内にあるようにすることが通
常必要である。もしレジスト特徴についてこれら
の条件が満たされないときは、パターン転写は不
完全となつてデバイスの歩留りにかなりの損失が
発生し、その結果好ましからざる費用がかること
になる。 Inspection of holes in the resist used to make electrical contacts in ICs is a
having a width dimension of less than 1.0 μm and a typical thickness of
This is particularly difficult when formed in resists greater than 1.0 μm. To ensure proper etching through the hole into the substrate material (typically oxide) directly beneath the resist, the profile forming the hole in the resist must be close to vertical and there should be no residual resist at the bottom of the hole. It is usually necessary to ensure that the dimensions of the hole bottom are within the aforementioned limits. If these conditions are not met for the resist features, the pattern transfer will be incomplete resulting in a significant loss in device yield and resulting in undesirable costs.
現在IC製造業において一般に使用されている
検査方法には２つの方法がある。2.0μｍを越える
直径を有する接点窓に対しては一般に光学方式で
十分である。しかしながら、直径が2.0μｍより小
さい接点窓は一般に、ホールを観察するのに使用
される顕微鏡対物レンズの開口数（代表例では約
0.9）に匹敵するアスペクト比、すなわち窓直径
のレジスト高さに対する比を有する。したがつ
て、ホールの頂部から下に焦点を結んで開口の底
部の検査をすることが不可能なときは、光学像を
判別することが難しい。 There are currently two testing methods commonly used in the IC manufacturing industry. For contact windows with diameters greater than 2.0 μm, optical methods are generally sufficient. However, contact windows smaller than 2.0 μm in diameter are generally limited to the numerical aperture of the microscope objective used to view the hole (typically around
0.9), i.e. the ratio of window diameter to resist height. Therefore, it is difficult to distinguish the optical image when it is impossible to inspect the bottom of the aperture by focusing downward from the top of the hole.
走査型電子顕微鏡（SEM）を用いる方法は、
より短い波長の放射線を使用することからさらに
小さい開口数を使用可能なので、光学方式よりも
良好な性能を提供する。IC検査用に現在、高電
圧SEMと低電圧SEMとが使用されている。 The method using a scanning electron microscope (SEM) is
Since shorter wavelength radiation is used, smaller numerical apertures can be used, thus providing better performance than optical methods. High voltage SEMs and low voltage SEMs are currently used for IC inspection.
高電圧、約20KeV、SEMはレジスト特徴のす
ぐれた顕微鏡像を提供するが、有害な帯電効果を
防止するために一般にウエーハ上に導電性皮膜を
形成する必要がある。レジスト内の接点窓の寸法
を求めるために最適な顕微鏡が使用可能である。
しかしながら、しばしばみられるように、このよ
うな窓のアスペスク比が１を超えると、基板を機
械的に劈開し、窓の断面を検査して異状のないこ
とを確認することが必要である。 Although high voltage, approximately 20 KeV, SEM provides excellent microscopic images of resist features, it is generally necessary to form a conductive film on the wafer to prevent deleterious charging effects. Optimal microscopes can be used to determine the dimensions of the contact windows in the resist.
However, when the aspect ratio of such windows exceeds 1, as is often the case, it is necessary to mechanically cleave the substrate and inspect the cross-section of the window to ensure that there are no abnormalities.
低電圧SEMは導電性皮膜の使用なしにレジス
ト・サンプルを検査するのに使用可能であるが、
像のコントラストが失われる。ウエーハを入射電
子ビームから約40°傾けることにより最善の結果
が得られる。帯電を最小にするための傾斜方法
は、アスペクト比の大きい接点窓を検査するとき
は接点窓の底部が不明瞭になるので使用できな
い。もし明瞭な結果を得たいときには、窓断面を
露出させるためのウエーハの機械的劈開が標準方
法となる。 Although low voltage SEM can be used to inspect resist samples without the use of conductive coatings,
Image contrast is lost. Best results are obtained by tilting the wafer approximately 40° from the incident electron beam. The tilting method to minimize charging cannot be used when inspecting large aspect ratio contact windows because it obscures the bottom of the contact window. If clear results are desired, mechanical cleaving of the wafer to expose the window cross-section is the standard method.
しかしながら、機械的劈開は実際にいくつかの
主要な欠点を有する。ある欠点は費用に関係す
る。この方法はウエーハを破壊するので費用がか
かる。もしICが劈開すべき接点窓の規則的な配
列を持たないときは、劈開ウエーハの製作に時間
を要し、したがつて費用を要する。大抵の論理配
列チツプはこの型のものである。時間がかかるこ
の劈開工程は、結果が得られるまで製造工程を遅
延させるのでコストを増加させる。さらに、この
方法は、検査システムの観点から校正を目的とし
た適当な測定基準を自動的に提供しない。これ
は、検査中にしばしば精密に複写が行われないこ
とがあるという観察条件下でSEMの従来の校正
に依存するので、測定精度を低下させる。したが
つて、表面帯電条件やビーム焦点の細部が校正を
変えることがあるので、精密測定は難しい。 However, mechanical cleavage does have some major drawbacks. One drawback relates to cost. This method destroys the wafer and is therefore expensive. If the IC does not have a regular array of contact windows to cleave, the fabrication of the cleaved wafer is time consuming and therefore expensive. Most logic array chips are of this type. This time consuming cleavage step increases costs as it delays the manufacturing process until the results are obtained. Moreover, this method does not automatically provide suitable metrics for calibration purposes from the inspection system perspective. This reduces measurement accuracy as it relies on conventional calibration of the SEM under observation conditions that often do not reproduce accurately during inspection. Precise measurements are therefore difficult as surface charging conditions and details of the beam focus can change the calibration.
（発明の概要）
はじめにレジストを通常の方法でマスクを介し
て露光させ、次の２回目は好ましくはより小さい
露光エネルギでレジストを露光することにより、
集積回路特徴は非破壊的に検査可能であることが
わかつた。第１の露光は、集積回路内に存在する
これらの特徴と、もしあれば付帯のテスト・パタ
ーンとに一致する特徴を形成するマスクを用い
る。第２の露光は、断面を検査すべき集積回路レ
ジスト特徴を横切るように配置されたエツジ形特
徴を有するマスクを使用する。好ましい実施例に
おいては、第２の露光は、従来のようないかなる
レジスト処理も行うことなく実行可能である。第
２の露光の完了後ウエーハは現像され、これによ
り集積回路レジスト特徴の希望の断面が形成され
る。この形成工程を光劈開工程といい、またそれ
により形成されたレジスト特徴は光劈開されたと
いうことにする。光劈開検査によりもしレジスト
特徴の形成が適性であることがわかれば、そのロ
ツト内の他のウエーハと同様に、いま検査したウ
エーハもその光の処理工程の実行が可能である。
もしレジスト特徴形成が不適性であるときは、そ
の処理工程シーケンスを中止してもよいし、また
はウエーハを再加工にまわしてもよい。SUMMARY OF THE INVENTION By first exposing the resist through a mask in a conventional manner and then exposing the resist a second time preferably with a lower exposure energy,
It has been found that integrated circuit features can be inspected non-destructively. The first exposure uses a mask that forms features that match those features present within the integrated circuit and the accompanying test pattern, if any. The second exposure uses a mask having edge-shaped features placed across the integrated circuit resist feature whose cross section is to be inspected. In a preferred embodiment, the second exposure can be performed without any conventional resist processing. After completing the second exposure, the wafer is developed, thereby forming the desired cross-section of integrated circuit resist features. This formation process is referred to as a photocleavage process, and the resist features formed thereby are said to have been photocleaved. If optical cleaving inspection shows that the formation of resist features is acceptable, the wafer just inspected can be subjected to the optical processing step as well as other wafers in the lot.
If the resist feature formation is inadequate, the processing step sequence may be discontinued or the wafer may be sent for reprocessing.
（実施例の説明）
本発明の実施例を図により詳細に説明する。複
数のウエーハを有する１ロツトの中から１個のウ
エーハを検査する。ここで用語「検査する」とは
広義に用いられ、例えば特徴サイズの測定を含ん
でもよいことを理解すべきである。(Description of Examples) Examples of the present invention will be described in detail with reference to the drawings. One wafer is inspected from one lot having a plurality of wafers. It should be understood that the term "inspecting" is used broadly herein and may include, for example, measuring feature size.
第１図は、通常の方法で上部にポジ形レジスト
３が塗布された基板１を示す。基板１はパターン
化されていてもよく、したがつて平らでなくても
よい。レジスト３は、半導体産業の当業者には周
知のように、マスクを介して放射線に露光された
ものである。マスクは、アクテイブ集積回路デバ
イスに存在する特徴に一致する特徴を形成する。
第１図には、通常は潜像と呼ばれ、この例ではポ
ジ形レジスト内ホールを構成する集積回路特徴で
ある露光特徴５，７および９の境界が示されてい
る。この特徴は潜像であるので目視検査ではわか
らないことを理解すべきである。 FIG. 1 shows a substrate 1 on top of which a positive resist 3 has been applied in the usual manner. The substrate 1 may be patterned and therefore need not be flat. The resist 3 has been exposed to radiation through a mask, as is well known to those skilled in the semiconductor industry. The mask forms features that match features present in the active integrated circuit device.
FIG. 1 shows the boundaries of exposed features 5, 7 and 9, which are integrated circuit features commonly referred to as latent images and which in this example constitute holes in a positive resist. It should be understood that this feature is a latent image and cannot be seen by visual inspection.
好ましい実施例では、単一のエツジ形特徴を含
む同一マスクまたは異なるマスクを介してレジス
トは再び露光される。第２図において、潜像であ
るエツジ形特徴１１は潜像である露光特徴５と重
ね合わされるように示されている。エツジ形特徴
の位置合わせは、そのエツジ形特徴１１が開孔特
徴の露光特徴５を横切るように行われる。多くの
実施例において、露光特徴５ができるだけ鋭角の
勾配を有するように配置することが好ましい。２
回露光されたフオトレジストは次に通常の周知の
方法で現像される。 In a preferred embodiment, the resist is exposed again through the same mask or a different mask containing a single edge feature. In FIG. 2, latent image edge-shaped features 11 are shown superimposed with latent image exposed features 5. In FIG. The edge-shaped feature is aligned such that the edge-shaped feature 11 crosses the exposed feature 5 of the aperture feature. In many embodiments, it is preferred that the exposure features 5 are arranged to have as steep a slope as possible. 2
The twice-exposed photoresist is then developed in a conventional and well known manner.
現像後に基板１上に形成された残存レジスト特
徴を第３図に略図で示す。露光特徴７，９は現像
されてレジスト内に接点、ホール１３，１５を形
成するのがわかる。露光特徴５は現像されてレジ
スト内に劈開接点ホール１７を形成し、面１１の
前方のレジストは全て除去される。これを、接点
窓は光劈開された（photocleaved）といい、こ
れを形成する工程を光劈開工程（Photoleave
process）という。光劈開窓は、SEM（走査型電
子顕微鏡）を用いて、好ましくはウエーハをやや
傾斜させて、窓の底部におけるレジストの除去の
不完全さおよびレジスト−基板間境界面における
レジスト・プロフイルが容易に検査可能である。
もし劈開が劈開接点窓の適当な弦を横切つて行わ
れたときは窓の直径をも測定可能である。もし検
査から得られた情報が適切であれば、すなわち特
徴が適切に形成されていれば、デバイス製造はそ
のまま継続される。すなわち、そのロツト内のウ
エーハの工程は継続される。 The remaining resist features formed on the substrate 1 after development are shown schematically in FIG. It can be seen that the exposed features 7,9 are developed to form contacts, holes 13,15 in the resist. The exposed feature 5 is developed to form a cleavage contact hole 17 in the resist and all resist in front of surface 11 is removed. In this case, the contact window is said to be photocleaved, and the process of forming it is called a photoleaving process.
process). Optical cleavage windows can be easily detected using a scanning electron microscope (SEM), preferably by tilting the wafer slightly to facilitate imperfection of resist removal at the bottom of the window and resist profile at the resist-substrate interface. Can be inspected.
If the cleavage is made across the appropriate chord of the cleaved contact window, the diameter of the window can also be measured. If the information obtained from the inspection is correct, ie, the features are properly formed, device fabrication can continue. That is, processing of the wafers in that lot continues.
この図は、一般に窓と光劈開面とを形成するレ
ジストの壁を波形に形成する定在波干渉効果の影
響は示していない。この様な定常波は光劈開セク
シヨンの解釈を複雑にするけれども、この様な定
常波が存在しても光劈開値（Value of the
photo cleaved）を低下させることはないであろ
う。 This figure does not show the effects of standing wave interference effects that typically cause the walls of the resist that form the windows and optical cleavage planes to wave. Although such standing waves complicate the interpretation of the optical cleavage section, even if such standing waves exist, the optical cleavage value (Value of the
photo cleaved).
光劈開露光用に選択される投入エネルギは他の
露光に使用されてるエネルギより小さいことが好
ましいけれども、これは厳密なものではない。も
し、面１１の前面のレジストをすべて除去するこ
とが好ましいならば、レジストを完全に除去する
ために、光劈開露光エネルギはしきい値エネルギ
（Eth）より大でなければならない。 Although it is preferred that the input energy selected for the optical cleavage exposure be less than the energy used for other exposures, this is not critical. If it is desired to remove all of the resist in front of surface 11, the photocleavage exposure energy must be greater than the threshold energy (E th ) to completely remove the resist.
一般に約1.5Ethの光劈開露光が有利である。エ
ツジ形特徴１１の光劈開面の接点窓の中心に対す
る相対位置は、レジスト内の接点窓の中のこれら
の形状について、デバイス製造に関し最も有利で
あるような形状を示すように選択可能である。 Generally, a photocleavage exposure of about 1.5E th is advantageous. The relative position of the optically cleaved planes of edge-shaped features 11 to the center of the contact window can be selected to represent the most advantageous shape for these shapes in the contact window in the resist with respect to device fabrication.
光劈開特徴を測定するのに使用される計器の絶
対的校正を避けるために、光劈開に使用されるエ
ツジ形特徴は、校正を目的とする測定基準を含め
ることができる。SEM測定工具のピツチ校正用
測定基準１９を含む直線エツジを有する現像され
た劈開接点窓の例を第４図に示す。光劈開ホール
は、コーナー２１および２３の間に直径１８を有
する。 To avoid absolute calibration of the instruments used to measure optical cleavage features, the edge-shaped features used for optical cleavage can include metrics for calibration purposes. An example of a developed cleavage contact window with straight edges containing a metric 19 for pitch calibration of a SEM measurement tool is shown in FIG. The optical cleavage hole has a diameter 18 between corners 21 and 23.
光劈開露光を実行するために使用される計装に
よつては、第１の露光が現像された後に第２の光
劈開露光を実行することが有利であろう。レジス
トは接点窓の測定の場合、ポジ系レジスト内のコ
ンタクト窓の事前現像は、窓への光劈開マスクの
正しい位置決めを容易にする。 Depending on the instrumentation used to perform the optical cleavage exposure, it may be advantageous to perform the second optical cleavage exposure after the first exposure has been developed. In the case of resist contact window measurements, pre-development of the contact window in a positive resist facilitates correct positioning of the photocleavage mask onto the window.
容易にわかるように、光劈開工程を実行するた
めの前記の方法は、ウエーハに対しては非破壊的
である。光劈開工程の後にレジストは剥離され、
別のレジスト皮膜が塗布されて親ロツトに返却さ
れ、再露光されて全ロツトのデバイス製造シーケ
ンスが継続される。 As can be readily seen, the method described above for performing the photocleavage process is non-destructive to the wafer. After the photocleavage process, the resist is peeled off and
Another resist coat is applied, returned to the parent lot, and re-exposed to continue the device manufacturing sequence for the entire lot.
あらかじめセクシヨン化された特徴を含むマス
クを用いてなぜ一回でレジストを露光できないの
かと当業者であれば当然疑問をいだくかもしれな
い。第４図に示すパターン形状を参照すると、こ
の様なマスクはセクシヨン化された接点窓と測定
基準とを含むことになろう。露光した現像後のレ
ジスト内のプリント形状は第４図よりもむしろ第
５図に示すものであろう。 One skilled in the art may naturally ask why the resist cannot be exposed in one go using a mask containing pre-sectioned features. Referring to the pattern configuration shown in FIG. 4, such a mask would include sectioned contact windows and measurement fiducials. The print shape in the resist after exposure and development will be that shown in FIG. 5 rather than FIG.
第５図を第４図と比較すると、解像度に限界の
あるプリンタを用いたとき、詳細には重要な差が
あることがわかるであろう。第５図において、直
線特徴と集積回路特徴との交差はシヤープではな
くむしろ丸みを有し、同一プリンタで形成された
第４図におけるコーナー２１，２３のきわめて小
さい曲率半径と比較してコーナー２５の曲率半径
は大きく示される。さらに第５図で測定されるホ
ール直径２７は、コーナー２５の曲率が大きいの
で不正確であるが、第４図における直径１８を測
定すると正確となろう。 Comparing FIG. 5 with FIG. 4, it will be seen that there are important differences in detail when using printers with limited resolution. In FIG. 5, the intersection of the straight line feature and the integrated circuit feature is not sharp but rather rounded, with corner 25 having a very small radius of curvature compared to the very small radius of curvature of corners 21 and 23 in FIG. 4, which were produced by the same printer. The radius of curvature is shown large. Additionally, hole diameter 27 measured in FIG. 5 is inaccurate due to the large curvature of corner 25, whereas measuring diameter 18 in FIG. 4 would be accurate.
いいかえると、有限解像度を有するプリントシ
ステムを用いるときは、２つの別個の露光が必要
である。なぜならば、複合マスクを使用すること
により生ずる微妙な特徴ひずみを防止するため
に、特徴がデバイス内に正確にプリントされるよ
うに露光の一方は集積回路特徴を正確に画像化し
なければならないからである。 In other words, when using a printing system with finite resolution, two separate exposures are required. This is because one side of the exposure must accurately image the integrated circuit features so that the features are printed accurately within the device to prevent subtle feature distortions caused by using composite masks. be.
さらに単一露光に対する多重露光の有利性につ
いて考察すると、その有利性は、プリント特徴の
コーナーがなぜ丸みを帯びるかという根本的な理
由を議論することから得られる。 Further considering the advantages of multiple exposures over single exposures, they derive from discussing the fundamental reasons why the corners of printed features are rounded.
第６図に、フオトマスク上の特徴のシヤープな
コーナーを示す。プリンタ内の画像システムから
わかるように、第６図に示すように、コーナーは
距離ｘの関数である距離ｗによつて分割される線
分ｄ１により構成される。ｗが画像化システムの
解像度限界ｒより大であるとき、コーナーを構成
する線分は、ひずむことなくレジスト内に画像化
される。したがつて第７図を参照すると、コーナ
ーを構成するレジスト・エツジは、領域２８−２
９及び３０−３１で直線である。ｗがｒより小で
あると、画像化システムは、正確に形成されるべ
きレジストに対し、十分な変調を有するエツジ・
セグメントの面積画像を投影できない。ｗがｒよ
り小さくなると変調は急速に低下するので、コー
ナー３２の標準位置により近いセグメントの面積
画像の強度は不十分であり、第７図に示すように
レジスト内の印刷コーナー上に半径が現れる。 FIG. 6 shows sharp corners of features on a photomask. As can be seen from the imaging system within the printer, corners are formed by line segments d1 separated by a distance w that is a function of distance x, as shown in FIG. When w is greater than the resolution limit r of the imaging system, the line segments that make up the corners are imaged into the resist without distortion. Therefore, referring to FIG. 7, the resist edges forming the corners are located in the area 28-2.
9 and 30-31 are straight lines. When w is less than r, the imaging system produces an edge with sufficient modulation for the resist to be accurately formed.
Unable to project segment area image. As w becomes smaller than r, the modulation decreases rapidly, so the intensity of the areal image of the segment closer to the standard position of corner 32 is insufficient, and a radius appears on the printed corner in the resist, as shown in FIG. .
一方、このコーナーが別個の露光の間に２つの
直線特徴の交差により形成されるときは、線エツ
ジ・プロフイルを制御する場合を除きプリンタの
限界解像度は重要ではなく、コーナーの丸みはか
なり減少される。 On the other hand, when this corner is formed by the intersection of two straight features during separate exposures, the printer's marginal resolution is not important except to control the line edge profile, and the roundness of the corner is significantly reduced. Ru.
（発明の効果）
以上述べた如く、本発明にかかる方法によれ
ば、従来の集積回路特徴を形成するステツプに加
えて、（或いはそのステツプの際に、）エツジ型特
徴を形成することにより、ウエーハを破壊するこ
と無く、集積回路特徴の位置、形状などの検査が
出来る。(Effects of the Invention) As described above, according to the method of the present invention, in addition to (or during) the step of forming conventional integrated circuit features, by forming edge-type features, The position, shape, etc. of integrated circuit features can be inspected without destroying the wafer.
第１図および第２図は、レジスト現像前におけ
る本発明の説明図；第３図および第４図は、光劈
開特徴を示す図；第５図ないし第７図は、多重露
光が好ましいことの説明である。
１……基板、３……レジスト、５，７，９……
露光特徴、１３，１５……接点ホール、１７……
劈開接点ホール、１１……エツジ形特徴。
1 and 2 are explanatory diagrams of the present invention before resist development; FIGS. 3 and 4 are diagrams showing optical cleavage characteristics; FIGS. 5 to 7 are diagrams showing that multiple exposure is preferred. This is an explanation. 1...Substrate, 3...Resist, 5, 7, 9...
Exposure characteristics, 13, 15...Contact hole, 17...
Cleavage contact hole, 11...edge-shaped feature.
Claims (1)
も１個のウエーハの基板表面にレジストを塗布す
るステツプ； 前記レジストを選択的に放射線に露光して集積
回路特徴を形成するステツプ； 前記レジストを現像するステツプ； 前記レジストを検査するステツプ； もし前記検査ステツプから得られた情報が適切
であれば前記ロツトの前記ウエーハのデバイス製
造を継続するステツプ； からなる半導体集積回路の製造方法において； 前記方法はさらに、 前記レジストを選択的に放射線に露光してエツ
ジ形特徴を形成し、このエツジ形特徴の少なくと
も１つは前記集積回路特徴の少なくとも１つとオ
ーバーラツプさせるステツプ；および 前記検査工程は、前記集積回路特徴とエツジ形
特徴とがオーバーラツプして前記集積回路特徴に
光劈開を形成するところの少なくとも１つの領域
を検査すること； を特徴とする半導体集積回路の製造方法。 ２ 前記集積回路特徴はホール（孔）を含むこと
を特徴とする特許請求の範囲第１項に記載の半導
体集積回路の製造方法。 ３ 前記集積回路特徴は線セグメントを含むこと
を特徴とする特許請求の範囲第１項に記載の半導
体集積回路の製造方法。Claims: 1. Applying a resist to a substrate surface of at least one wafer of a lot of wafers; selectively exposing the resist to radiation to form integrated circuit features; A method for manufacturing a semiconductor integrated circuit, comprising: developing a resist; inspecting the resist; and, if the information obtained from the inspection step is appropriate, continuing device fabrication on the wafers of the lot; The method further comprises: selectively exposing the resist to radiation to form edge-shaped features, at least one of the edge-shaped features overlapping at least one of the integrated circuit features; and the inspecting step: A method of manufacturing a semiconductor integrated circuit comprising: inspecting at least one region where the integrated circuit feature and an edge-shaped feature overlap to form an optical cleavage in the integrated circuit feature. 2. The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein the integrated circuit feature includes a hole. 3. The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein the integrated circuit features include line segments.
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