JPH0530112A - デイジタル信号処理システムの制御方法 - Google Patents
デイジタル信号処理システムの制御方法Info
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- JPH0530112A JPH0530112A JP3204008A JP20400891A JPH0530112A JP H0530112 A JPH0530112 A JP H0530112A JP 3204008 A JP3204008 A JP 3204008A JP 20400891 A JP20400891 A JP 20400891A JP H0530112 A JPH0530112 A JP H0530112A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】
【目的】外部入出力処理装置におけるデータの入出力周
期によらずデータの取りこぼしやオーバーヘッドを防止
できるＤＳＰシステムを低価格で実現する。 【構成】外部入出力装置（Ｄ／Ａコンバータ３等）にお
けるデータ入出力周期が、ＤＳＰ２における該データに
ついての一連の処理周期より少なくとも短い場合には、
外部入出力装置のとのデータのやり取りを、ＤＭＡコン
トローラ１０を介してメモリ５との間で行うことで、Ｄ
ＳＰの負担を軽減する。上記以外の場合には、外部入出
力装置とのデータのやり取りを上記ＤＭＡコントローラ
１０によることなく、ＤＳＰ２により行うことでオーバ
ヘッドを解消する。また、一連の処理が少なくとも１以
上のプロセスから構成される、ＤＳＰプログラムを実行
する際に、各プロセスの処理ファンクションを入出力パ
ラメータを持つ関数として与え、各プロセスの実行時
に、データ取り込み先およびデータ転送先アドレスを上
記入出力パラメータに渡すようにすることで、ＤＳＰプ
ログラミングの簡略化を図る。
期によらずデータの取りこぼしやオーバーヘッドを防止
できるＤＳＰシステムを低価格で実現する。 【構成】外部入出力装置（Ｄ／Ａコンバータ３等）にお
けるデータ入出力周期が、ＤＳＰ２における該データに
ついての一連の処理周期より少なくとも短い場合には、
外部入出力装置のとのデータのやり取りを、ＤＭＡコン
トローラ１０を介してメモリ５との間で行うことで、Ｄ
ＳＰの負担を軽減する。上記以外の場合には、外部入出
力装置とのデータのやり取りを上記ＤＭＡコントローラ
１０によることなく、ＤＳＰ２により行うことでオーバ
ヘッドを解消する。また、一連の処理が少なくとも１以
上のプロセスから構成される、ＤＳＰプログラムを実行
する際に、各プロセスの処理ファンクションを入出力パ
ラメータを持つ関数として与え、各プロセスの実行時
に、データ取り込み先およびデータ転送先アドレスを上
記入出力パラメータに渡すようにすることで、ＤＳＰプ
ログラミングの簡略化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理シ
ステムの制御方法に関し、外部入出力装置とのアクセス
においてデータの取りこぼし等が生じることなく、かつ
オーバーヘッドを防止できる上記制御方法に関する。
ステムの制御方法に関し、外部入出力装置とのアクセス
においてデータの取りこぼし等が生じることなく、かつ
オーバーヘッドを防止できる上記制御方法に関する。
【０００２】
【技術背景】例えば、ＩＳＤＮやＡ／Ｄコンバータ等の
特性試験に用いるテストシステムにおいては、フーリエ
変換，逆フーリエ変換，フィルタリング等のディジタル
演算処理を行う必要がある。これらの演算処理を高速で
行うために、ディジタル・シグナル・プロセッサ（以
下，ＤＳＰという）が使用されるようになっている。
特性試験に用いるテストシステムにおいては、フーリエ
変換，逆フーリエ変換，フィルタリング等のディジタル
演算処理を行う必要がある。これらの演算処理を高速で
行うために、ディジタル・シグナル・プロセッサ（以
下，ＤＳＰという）が使用されるようになっている。
【０００３】図４は、マルチプロセッサ方式による信号
処理システムの一例を示す図であり、該システムは、３
つのＤＳＰユニット３０Ａ，３０Ｂ，３０Ｃおよびこれ
らのユニットの制御を行うＣＰＵ１とにより構成されて
いる。上記各ユニット３０Ａ〜３０Ｃは、ＤＳＰ３１Ａ
〜３１Ｃ，メモリ３２Ａ〜３２Ｃおよび外部入出力装置
３３Ａ〜３３Ｃをそれぞれ有している。例えば、ユニッ
ト３０Ａにおいて、入出力装置３３ＡからＤＳＰ３１Ａ
に取り込まれた入出力データは、該ＤＳＰ３１Ａによる
第１の処理（例えば、フーリエ変換）を受け、図示しな
いペリフェラルＩ／Ｏを介してユニット３０Ｂに転送さ
れる。そして、ＤＳＰ３１Ｂによる第２の処理（例え
ば、フィルタリング処理）を受け、同じく図示しないペ
リフェラルＩ／Ｏを介してユニット３０Ｃに転送され
る。更にＤＳＰ３１Ｃによる第３の処理（例えば、逆フ
ーリエ変換）を受け、演算処理結果は例えば外部出力装
置３３Ｃ等に送られる。
処理システムの一例を示す図であり、該システムは、３
つのＤＳＰユニット３０Ａ，３０Ｂ，３０Ｃおよびこれ
らのユニットの制御を行うＣＰＵ１とにより構成されて
いる。上記各ユニット３０Ａ〜３０Ｃは、ＤＳＰ３１Ａ
〜３１Ｃ，メモリ３２Ａ〜３２Ｃおよび外部入出力装置
３３Ａ〜３３Ｃをそれぞれ有している。例えば、ユニッ
ト３０Ａにおいて、入出力装置３３ＡからＤＳＰ３１Ａ
に取り込まれた入出力データは、該ＤＳＰ３１Ａによる
第１の処理（例えば、フーリエ変換）を受け、図示しな
いペリフェラルＩ／Ｏを介してユニット３０Ｂに転送さ
れる。そして、ＤＳＰ３１Ｂによる第２の処理（例え
ば、フィルタリング処理）を受け、同じく図示しないペ
リフェラルＩ／Ｏを介してユニット３０Ｃに転送され
る。更にＤＳＰ３１Ｃによる第３の処理（例えば、逆フ
ーリエ変換）を受け、演算処理結果は例えば外部出力装
置３３Ｃ等に送られる。
【０００４】ところで、一般にＤＳＰは、高速演算処理
プログラムの実行の他、外部入出力装置とのアクセス、
すなわちＡ／Ｄ，Ｄ／Ａコンバータ、各種Ｉ／Ｏペリフ
ェラル等の外部入出力装置からのデータの取込みおよび
演算結果データの他のユニット，外部入出力装置等への
転送等の各種処理を行う。この場合の、上記データの取
込み，転送等（外部入出力装置とのアクセス）の方法と
して、（１）ＤＳＰの演算処理プログラムへの割込みを
用いてデータの取り込み，転送を行うもの、（２）割込
みを用いずに外部レジスタ・ファイルにデータを一次的
に保存し、逐次該データの取り込み，転送を行うものが
知られている。
プログラムの実行の他、外部入出力装置とのアクセス、
すなわちＡ／Ｄ，Ｄ／Ａコンバータ、各種Ｉ／Ｏペリフ
ェラル等の外部入出力装置からのデータの取込みおよび
演算結果データの他のユニット，外部入出力装置等への
転送等の各種処理を行う。この場合の、上記データの取
込み，転送等（外部入出力装置とのアクセス）の方法と
して、（１）ＤＳＰの演算処理プログラムへの割込みを
用いてデータの取り込み，転送を行うもの、（２）割込
みを用いずに外部レジスタ・ファイルにデータを一次的
に保存し、逐次該データの取り込み，転送を行うものが
知られている。
【０００５】図５は、（１）の方法を用いたディジタル
信号処理システムの一例を示す回路図である。同図にお
いて、ＤＳＰ２は、共通バス（データ・バス６，アドレ
ス・バス７）を介してメモリ５，Ａ／Ｄコンバータ３，
ペリフェラルＩ／Ｏ４とのアクセスを行う。なお、アド
レス・バス７上には、Ａ／Ｄコンバータ３やペリフェラ
ルＩ／Ｏ４にイネーブル信号を出力するデコーダ８が設
けられている。また、ＣＰＵ１は、システムバスを介し
てＤＳＰ２を制御したり、メモリ５にＤＳＰプログラム
をダウンロードする等、各種の処理を行っている。
信号処理システムの一例を示す回路図である。同図にお
いて、ＤＳＰ２は、共通バス（データ・バス６，アドレ
ス・バス７）を介してメモリ５，Ａ／Ｄコンバータ３，
ペリフェラルＩ／Ｏ４とのアクセスを行う。なお、アド
レス・バス７上には、Ａ／Ｄコンバータ３やペリフェラ
ルＩ／Ｏ４にイネーブル信号を出力するデコーダ８が設
けられている。また、ＣＰＵ１は、システムバスを介し
てＤＳＰ２を制御したり、メモリ５にＤＳＰプログラム
をダウンロードする等、各種の処理を行っている。
【０００６】図５において、ＤＳＰ２はメモリ５内に、
ＤＳＰプログラムとしてリアルタイム・モニタを持って
いる。このリアルタイム・モニタには、一連の信号処理
ブロックが一つのタスクとして構成されるように、ＤＳ
Ｐ２のインストラクションがプログラミングされてお
り、これらのプログラムはスケジューラの管理の下に実
行される。一方、入出力処理は、上記タスクとは別タス
クとして行われる。この入出力処理のためのタスク自身
は、Ａ／Ｄコンバータ３のデータ・イネーブル信号によ
る割り込みにより起動し、該Ａ／Ｄコンバータ３からの
入力を一時的にバッファ５１（同図では、メモリ５内の
領域）に転送する。このバッファ５１には、リアルタイ
ム・モニタの機能として用意されるセマフォが設定され
ており、ＤＳＰ２は該セマフォの設定値に応じて、該バ
ッファ５１内に処理すべきデータが存在するときは、該
データとの同期を行い、データを待っている信号処理タ
スクにデータを受け渡す。
ＤＳＰプログラムとしてリアルタイム・モニタを持って
いる。このリアルタイム・モニタには、一連の信号処理
ブロックが一つのタスクとして構成されるように、ＤＳ
Ｐ２のインストラクションがプログラミングされてお
り、これらのプログラムはスケジューラの管理の下に実
行される。一方、入出力処理は、上記タスクとは別タス
クとして行われる。この入出力処理のためのタスク自身
は、Ａ／Ｄコンバータ３のデータ・イネーブル信号によ
る割り込みにより起動し、該Ａ／Ｄコンバータ３からの
入力を一時的にバッファ５１（同図では、メモリ５内の
領域）に転送する。このバッファ５１には、リアルタイ
ム・モニタの機能として用意されるセマフォが設定され
ており、ＤＳＰ２は該セマフォの設定値に応じて、該バ
ッファ５１内に処理すべきデータが存在するときは、該
データとの同期を行い、データを待っている信号処理タ
スクにデータを受け渡す。
【０００７】ところが、この方法では、ＤＳＰ２は割り
込み処理（割込み処理は、通常、プロセッサの負担を増
大させる）によりＡ／Ｄコンバータ３からデータを取り
込むので、ＤＳＰ２自体の処理が増える。したがって、
この間に他の処理（例えば、高速演算等の処理）を実行
することができず、ＤＳＰ２の処理能力が著しく抑えら
れるという不都合がある。また、ＤＳＰによるデータの
入出力処理時間（上記割込み開始からデータ転送までの
時間）が入出力装置のデータの入出力の周期を越えた場
合は、データの取り残しが発生するため、処理できる入
出力装置の入出力周期（例えば、図５におけるＡ／Ｄコ
ンバータ３におけるサンプリング・レート，あるいは入
出力装置がＤ／Ａコンバータである場合にはジェネレー
ション・レート）はＤＳＰ２の処理速度に制限される。
したがって、この方法では該入出力周期を短くすること
ができないという問題がある。
込み処理（割込み処理は、通常、プロセッサの負担を増
大させる）によりＡ／Ｄコンバータ３からデータを取り
込むので、ＤＳＰ２自体の処理が増える。したがって、
この間に他の処理（例えば、高速演算等の処理）を実行
することができず、ＤＳＰ２の処理能力が著しく抑えら
れるという不都合がある。また、ＤＳＰによるデータの
入出力処理時間（上記割込み開始からデータ転送までの
時間）が入出力装置のデータの入出力の周期を越えた場
合は、データの取り残しが発生するため、処理できる入
出力装置の入出力周期（例えば、図５におけるＡ／Ｄコ
ンバータ３におけるサンプリング・レート，あるいは入
出力装置がＤ／Ａコンバータである場合にはジェネレー
ション・レート）はＤＳＰ２の処理速度に制限される。
したがって、この方法では該入出力周期を短くすること
ができないという問題がある。
【０００８】そこで、前記（２）の方法、すなわち、図
６に示す回路を用い入出力処理を別タスクとして扱わ
ず、入出力のデータ処理を信号処理タスクの中のインス
トラクションが実行するという方法も採用されている。
この方法では、入出力装置であるＡ／Ｄコンバータ３と
ＤＳＰ２との間に外部レジスタ・ファイル１１を設け、
データとの同期をリアルタイム・モニタを介さずに（す
なわち、モニタプログラムに割り込みをかけることなし
に）行っている。この場合、レジスタ・ファイル１１は
データの入出力に関しては、一連の信号処理タスク中の
リード／ライト命令のタイミングでデータの出し入れを
行う（具体的には、ＤＳＰ２がレジスタ・ファイル１１
にデータがあるか否かを見に行く）ので、レジスタファ
イル３の入出力の限界の値（すなわち、入出力装置の動
作周期）まで対応できる。また、上記レジスタ・ファイ
ル３にデータが無くなった場合、ＤＳＰ２のインストラ
クション自身がウェイトするので、プログラムによる処
理（上記（１）で述べた、セマフォの設定を見に行くよ
うな処理）を必要としない。しかし、このウェイト期間
中は、ＤＳＰ２自身が他の処理を全く実行できなくな
り、オーバーヘッドが生じ、システム全体の処理効率が
低下するという不都合がある。
６に示す回路を用い入出力処理を別タスクとして扱わ
ず、入出力のデータ処理を信号処理タスクの中のインス
トラクションが実行するという方法も採用されている。
この方法では、入出力装置であるＡ／Ｄコンバータ３と
ＤＳＰ２との間に外部レジスタ・ファイル１１を設け、
データとの同期をリアルタイム・モニタを介さずに（す
なわち、モニタプログラムに割り込みをかけることなし
に）行っている。この場合、レジスタ・ファイル１１は
データの入出力に関しては、一連の信号処理タスク中の
リード／ライト命令のタイミングでデータの出し入れを
行う（具体的には、ＤＳＰ２がレジスタ・ファイル１１
にデータがあるか否かを見に行く）ので、レジスタファ
イル３の入出力の限界の値（すなわち、入出力装置の動
作周期）まで対応できる。また、上記レジスタ・ファイ
ル３にデータが無くなった場合、ＤＳＰ２のインストラ
クション自身がウェイトするので、プログラムによる処
理（上記（１）で述べた、セマフォの設定を見に行くよ
うな処理）を必要としない。しかし、このウェイト期間
中は、ＤＳＰ２自身が他の処理を全く実行できなくな
り、オーバーヘッドが生じ、システム全体の処理効率が
低下するという不都合がある。
【０００９】更に、この方法では、ハード・ウェアとし
て上記のようにレジスタ・ファイル１１を使用するた
め、システム全体が高価となるという不都合がある。す
なわち、入出力装置とのアクセスをレジスタ・ファイル
１１を介して行う場合、ＤＳＰ２は割込み処理を行う必
要がないので、データ入出力処理に伴うＤＳＰの負担を
軽減することができるが、一般にレジスタ・ファイル１
１は価格が高く、しかも、一システムにおいて多数のレ
ジスタ・ファイルを使用せざるを得ない場合もあるの
で、システム全体として大幅な製造コストアップとなる
という問題がある。また、データ入出力の周期が、ＤＳ
Ｐ２の処理周期を越えた場合には、レジスタ・ファイル
１１に入力されたデータが溢れ、データの取りこぼしが
生じるという問題がある。
て上記のようにレジスタ・ファイル１１を使用するた
め、システム全体が高価となるという不都合がある。す
なわち、入出力装置とのアクセスをレジスタ・ファイル
１１を介して行う場合、ＤＳＰ２は割込み処理を行う必
要がないので、データ入出力処理に伴うＤＳＰの負担を
軽減することができるが、一般にレジスタ・ファイル１
１は価格が高く、しかも、一システムにおいて多数のレ
ジスタ・ファイルを使用せざるを得ない場合もあるの
で、システム全体として大幅な製造コストアップとなる
という問題がある。また、データ入出力の周期が、ＤＳ
Ｐ２の処理周期を越えた場合には、レジスタ・ファイル
１１に入力されたデータが溢れ、データの取りこぼしが
生じるという問題がある。
【００１０】
【発明の目的】本発明は、上記のような問題点を解決す
るために提案されたものであって、外部入出力装置にお
けるデータの入出力周期がＤＳＰによるデータ処理周期
より短くても、データの取りこぼしが生じることなく、
前記データの入出力周期が前記ＤＳＰによるデータ処理
周期より長いときは、ＤＳＰがデータを連続処理するこ
とでオーバーヘッドを防止できるシステムを、従来に比
べて低価格で実現できるディジタル信号処理システムの
制御方法を提供することを目的とする。
るために提案されたものであって、外部入出力装置にお
けるデータの入出力周期がＤＳＰによるデータ処理周期
より短くても、データの取りこぼしが生じることなく、
前記データの入出力周期が前記ＤＳＰによるデータ処理
周期より長いときは、ＤＳＰがデータを連続処理するこ
とでオーバーヘッドを防止できるシステムを、従来に比
べて低価格で実現できるディジタル信号処理システムの
制御方法を提供することを目的とする。
【００１１】
【発明の概要】本発明の制御方法では、該外部入出力装
置における入出力周期が、ＤＳＰにおける該データにつ
いての一連の処理周期より少なくとも短い場合には、Ａ
／Ｄ，Ｄ／Ａコンバータ等の外部入出力装置とのデータ
のやり取りを、ＤＭＡコントローラを介してメモリとの
間で行う。すなわち、上記の場合には、ＤＭＡを、本来
ＤＳＰが行うべきデータの入出力処理に利用し、データ
の入出力をＤＳＰの演算処理と独立に実行させることで
ＤＳＰの負担を軽減する。また、この場合には、最大、
ＤＭＡコントローラの転送レートの周期で、入出力デー
タを取り扱うことができるので、高速の入出力装置への
対応が可能となる。上記以外の場合には、外部入出力装
置とのデータのやり取りを上記ＤＭＡコントローラによ
ることなく、前記ＤＳＰにより直接行う。外部入出力装
置とのデータのやり取りをＤＭＡコントローラを介して
行うかＤＳＰが直接行うかのモード選択は、通常、ホス
トＣＰＵがＤＳＰにおける前記一連の処理周期を算出
し、これを外部入出力装置における入出力周期と比較す
ることによりなされる。なお、本発明では、レジスタ・
ファイルを使用しない代わりに、安価なＤＭＡコントロ
ーラ（価格がレジスタ・ファイルの１／１０程度）を使
用するので、システム全体の大幅なコストダウンが図ら
れる。
置における入出力周期が、ＤＳＰにおける該データにつ
いての一連の処理周期より少なくとも短い場合には、Ａ
／Ｄ，Ｄ／Ａコンバータ等の外部入出力装置とのデータ
のやり取りを、ＤＭＡコントローラを介してメモリとの
間で行う。すなわち、上記の場合には、ＤＭＡを、本来
ＤＳＰが行うべきデータの入出力処理に利用し、データ
の入出力をＤＳＰの演算処理と独立に実行させることで
ＤＳＰの負担を軽減する。また、この場合には、最大、
ＤＭＡコントローラの転送レートの周期で、入出力デー
タを取り扱うことができるので、高速の入出力装置への
対応が可能となる。上記以外の場合には、外部入出力装
置とのデータのやり取りを上記ＤＭＡコントローラによ
ることなく、前記ＤＳＰにより直接行う。外部入出力装
置とのデータのやり取りをＤＭＡコントローラを介して
行うかＤＳＰが直接行うかのモード選択は、通常、ホス
トＣＰＵがＤＳＰにおける前記一連の処理周期を算出
し、これを外部入出力装置における入出力周期と比較す
ることによりなされる。なお、本発明では、レジスタ・
ファイルを使用しない代わりに、安価なＤＭＡコントロ
ーラ（価格がレジスタ・ファイルの１／１０程度）を使
用するので、システム全体の大幅なコストダウンが図ら
れる。
【００１２】また、入出力データが、バッファ内に格納
されているか否かは、ＤＳＰがプログラム中でデータ・
エンプティのチェックをセマフォを用いて行うので、Ｄ
ＳＰ自身が入出力データ待ちになる状態（ＤＳＰ自体に
ウェイトがかかる状態）の発生を防止でき、ＤＳＰはデ
ータ・エンプティの場合に他の処理の実行を直ちに行う
ことができる。
されているか否かは、ＤＳＰがプログラム中でデータ・
エンプティのチェックをセマフォを用いて行うので、Ｄ
ＳＰ自身が入出力データ待ちになる状態（ＤＳＰ自体に
ウェイトがかかる状態）の発生を防止でき、ＤＳＰはデ
ータ・エンプティの場合に他の処理の実行を直ちに行う
ことができる。
【００１３】更に、本発明は、上記一連の処理が少なく
とも１以上のプロセスから構成される、ＤＳＰのプログ
ラムを実行する際に、各プロセスの処理ファンクション
を入力パラメータおよび出力パラメータを持つ関数とし
て与え、各プロセスの実行時にデータ取り込み先アドレ
スおよびデータ転送先アドレスを上記入出力パラメータ
に渡すことで、各プロセスの処理を行うことをも特徴と
している。すなわち、各プロセスにおいて該プロセスの
処理ファンクションを宣言するだけで、アクセスすべき
外部入出力装置のアドレス（メモリのアドレス，ラッチ
アドレス等）が入出力パラメータに渡されるようにした
ので、プログラミングの際に、メモリ，外部入出力装置
等のハードウェアとのアクセスのためのインストラクシ
ョンをその都度書き込む必要がなくなり、外部入出力装
置の種類に応じたプログラミングは不要となる。また、
あるシステムのためにプログラミングした信号処理プロ
グラムを他のシステムに転用するすることも容易とな
り、ソフトウェア資源の有効利用を図ることができる。
とも１以上のプロセスから構成される、ＤＳＰのプログ
ラムを実行する際に、各プロセスの処理ファンクション
を入力パラメータおよび出力パラメータを持つ関数とし
て与え、各プロセスの実行時にデータ取り込み先アドレ
スおよびデータ転送先アドレスを上記入出力パラメータ
に渡すことで、各プロセスの処理を行うことをも特徴と
している。すなわち、各プロセスにおいて該プロセスの
処理ファンクションを宣言するだけで、アクセスすべき
外部入出力装置のアドレス（メモリのアドレス，ラッチ
アドレス等）が入出力パラメータに渡されるようにした
ので、プログラミングの際に、メモリ，外部入出力装置
等のハードウェアとのアクセスのためのインストラクシ
ョンをその都度書き込む必要がなくなり、外部入出力装
置の種類に応じたプログラミングは不要となる。また、
あるシステムのためにプログラミングした信号処理プロ
グラムを他のシステムに転用するすることも容易とな
り、ソフトウェア資源の有効利用を図ることができる。
【００１４】
【実施例】図１は、本発明のディジタル信号処理システ
ムの制御方法の一実施例を示す図である。同図において
は、図５，図６と同様、システム全体の制御を行うＣＰ
Ｕ１，ＤＳＰ８（例えば、モトローラ社製 ＤＳＰ９６
００２）２，外部入出力装置（Ａ／Ｄコンバータ３，ペ
リフェラルＩ／Ｏ４），リアルタイム・モニタを搭載し
たメモリ５が共通バス（データ・バス６およびアドレス
・バス７）を介して接続され、またアドレス・バス７上
にはＡ／Ｄコンバータ３の制御信号を出力するデコーダ
８が設けられている。また、同図では図６のレジスタ・
ファイル１１に代えてラッチ９が設けられ、更にバス
６，７上にＤＭＡコントローラ１０が設けられている。
なお、説明の便宜上、図１の信号処理システムでは一の
ＤＳＰユニット（図４参照）のみを示し、他のユニット
については図示を省略してある。また、上記メモリ内５
には図５，図６の場合と同様、複数の信号処理ブロック
が格納されており、これらのブロックにより信号処理タ
スクが構成される。
ムの制御方法の一実施例を示す図である。同図において
は、図５，図６と同様、システム全体の制御を行うＣＰ
Ｕ１，ＤＳＰ８（例えば、モトローラ社製 ＤＳＰ９６
００２）２，外部入出力装置（Ａ／Ｄコンバータ３，ペ
リフェラルＩ／Ｏ４），リアルタイム・モニタを搭載し
たメモリ５が共通バス（データ・バス６およびアドレス
・バス７）を介して接続され、またアドレス・バス７上
にはＡ／Ｄコンバータ３の制御信号を出力するデコーダ
８が設けられている。また、同図では図６のレジスタ・
ファイル１１に代えてラッチ９が設けられ、更にバス
６，７上にＤＭＡコントローラ１０が設けられている。
なお、説明の便宜上、図１の信号処理システムでは一の
ＤＳＰユニット（図４参照）のみを示し、他のユニット
については図示を省略してある。また、上記メモリ内５
には図５，図６の場合と同様、複数の信号処理ブロック
が格納されており、これらのブロックにより信号処理タ
スクが構成される。
【００１５】本発明では、ディジタル信号処理システム
を上記のように構成する一方、Ａ／Ｄコンバータ３の入
出力周期（Ｔio）と、ＤＳＰ２の一連の信号処理ブロッ
クの実行時間（すなわち、ＤＳＰ２の信号処理周期（Ｔ
cal））とから、予めＤＭＡコントローラ１０またはＤ
ＳＰ２のどちらがＡ／Ｄコンバータ３とデータのやり取
りを行うかを定めておく。そして、Ｔio＜Ｔcalである
とき、すなわちＡ／Ｄコンバータ３の入出力周期Ｔ
ioが、ＤＳＰ２の信号処理周期Ｔcalより短い場合に
は、Ａ／Ｄコンバータ３とのデータ・アクセスを要求す
る信号処理ブロックが直接Ａ／Ｄコンバータ３にデータ
・アクセスを行っていたのでは、データの取りこぼしが
発生する。したがって、この場合には、ＤＭＡコントロ
ーラ１０を利用し上記一連の信号処理ブロックの動作と
は独立にデータの入出力を行えるようにする（以下、こ
の状態を「第１のモード」と言う）。なお、Ｔioの最大
値は１Ｍワード／秒程度以上であり、例えば８００Ｋワ
ード／秒程度では、Ｔcalの大きさにもよるが、１／Ｔ
io＞１／Ｔcalの関係が成立する。これによりメモリの
深さ（すなわち、入出力データが格納されるバッファ５
１の深さ）が許す範囲で、ＤＭＡコントローラ１０によ
る入出力を続行することができる。このように、Ａ／Ｄ
コンバータ３からの入出力データをＤＳＰ２が取り込む
場合には、タスクとして独立させることはしないで、リ
アルタイム・モニタから制御されるバッファ５１を介し
て取り込むようにし、入力データが格納されているバッ
ファ５１にセマフォを設定しておき、ＤＳＰ２が該バッ
ファ５１内に入力データが格納してあるか否かのエンプ
ティ・チェックを行いながら信号処理タスクにデータを
渡す。
を上記のように構成する一方、Ａ／Ｄコンバータ３の入
出力周期（Ｔio）と、ＤＳＰ２の一連の信号処理ブロッ
クの実行時間（すなわち、ＤＳＰ２の信号処理周期（Ｔ
cal））とから、予めＤＭＡコントローラ１０またはＤ
ＳＰ２のどちらがＡ／Ｄコンバータ３とデータのやり取
りを行うかを定めておく。そして、Ｔio＜Ｔcalである
とき、すなわちＡ／Ｄコンバータ３の入出力周期Ｔ
ioが、ＤＳＰ２の信号処理周期Ｔcalより短い場合に
は、Ａ／Ｄコンバータ３とのデータ・アクセスを要求す
る信号処理ブロックが直接Ａ／Ｄコンバータ３にデータ
・アクセスを行っていたのでは、データの取りこぼしが
発生する。したがって、この場合には、ＤＭＡコントロ
ーラ１０を利用し上記一連の信号処理ブロックの動作と
は独立にデータの入出力を行えるようにする（以下、こ
の状態を「第１のモード」と言う）。なお、Ｔioの最大
値は１Ｍワード／秒程度以上であり、例えば８００Ｋワ
ード／秒程度では、Ｔcalの大きさにもよるが、１／Ｔ
io＞１／Ｔcalの関係が成立する。これによりメモリの
深さ（すなわち、入出力データが格納されるバッファ５
１の深さ）が許す範囲で、ＤＭＡコントローラ１０によ
る入出力を続行することができる。このように、Ａ／Ｄ
コンバータ３からの入出力データをＤＳＰ２が取り込む
場合には、タスクとして独立させることはしないで、リ
アルタイム・モニタから制御されるバッファ５１を介し
て取り込むようにし、入力データが格納されているバッ
ファ５１にセマフォを設定しておき、ＤＳＰ２が該バッ
ファ５１内に入力データが格納してあるか否かのエンプ
ティ・チェックを行いながら信号処理タスクにデータを
渡す。
【００１６】一方、Ｔio≧Ｔcalの場合、すなわちＤＳ
Ｐ２の信号処理周期ＴcalがＡ／Ｄコンバータ３の入力
周期Ｔioより短い場合には、Ａ／Ｄコンバータ３とのデ
ータ・アクセスを要求する信号処理ブロックが入出力デ
ータを直接アクセスする。この場合には、データの取り
こぼしは無いので、このブロックをスケジューラまたは
Ａ／Ｄコンバータ３からのデータ・レディによる割り込
みにより起動し、ＤＭＡ１０の介在なしに処理するよう
にする（以下、この状態を「第２のモード」と言う）。
なお、後述するように、Ｔcalは、一連の処理ブロック
についての時間から算出されるが、Ｔio≒Ｔcalの場合
にはその算出結果に誤差が生じる場合がある。したがっ
て、ＤＳＰの上記信号処理タスクについての信号処理周
期が、Ａ／Ｄコンバータ３のサンプリング周期より短く
なる場合があるが、この場合には安全を見越して、上記
と同様ＤＭＡコントローラ１０を介してＡ／Ｄコンバー
タ３とのアクセスを行う。この場合、ＤＳＰ２の処理モ
ードは、上記第１のモードとされ、バッファ５１内のデ
ータがエンプティになっても、信号処理タスクは該バッ
ファ５１内に入力データが転送されるのを待つように制
御される。
Ｐ２の信号処理周期ＴcalがＡ／Ｄコンバータ３の入力
周期Ｔioより短い場合には、Ａ／Ｄコンバータ３とのデ
ータ・アクセスを要求する信号処理ブロックが入出力デ
ータを直接アクセスする。この場合には、データの取り
こぼしは無いので、このブロックをスケジューラまたは
Ａ／Ｄコンバータ３からのデータ・レディによる割り込
みにより起動し、ＤＭＡ１０の介在なしに処理するよう
にする（以下、この状態を「第２のモード」と言う）。
なお、後述するように、Ｔcalは、一連の処理ブロック
についての時間から算出されるが、Ｔio≒Ｔcalの場合
にはその算出結果に誤差が生じる場合がある。したがっ
て、ＤＳＰの上記信号処理タスクについての信号処理周
期が、Ａ／Ｄコンバータ３のサンプリング周期より短く
なる場合があるが、この場合には安全を見越して、上記
と同様ＤＭＡコントローラ１０を介してＡ／Ｄコンバー
タ３とのアクセスを行う。この場合、ＤＳＰ２の処理モ
ードは、上記第１のモードとされ、バッファ５１内のデ
ータがエンプティになっても、信号処理タスクは該バッ
ファ５１内に入力データが転送されるのを待つように制
御される。
【００１７】ＴioおよびＴcalの時間の算出およびこれ
らの比較は以下のようにして行う。すなわち、入出力デ
ータを取り込むハードウェア（この場合には、Ａ／Ｄコ
ンバータ３）をコントロールする時点で上位のコントロ
ーラ（この場合には、ＣＰＵ１）からＴioを設定すると
共に、Ｔcalをデータ処理に必要な一連のブロックの処
理時間の組合せから算出する。そして、前記上位のコン
トローラ（ＣＰＵ１）によりＴioとＴcalとを比較し、
信号処理プログラム実行前に上記の第１または第２のモ
ードの何れかを設定できるようにする。また、ペリフェ
ラルＩ／Ｏ４がＤＳＰ２に割込みをかける場合には、該
ペリフェラルＩ／Ｏ４がデータ・レディまたはデータ・
エンプティの信号を１データ転送毎に発生できるように
構成しておく。そして、これらの信号を割り込み処理プ
ログラムに与え、上記ペリフェラルＩ／Ｏ４のデータを
アクセスする信号処理タスクとの同期をとる。
らの比較は以下のようにして行う。すなわち、入出力デ
ータを取り込むハードウェア（この場合には、Ａ／Ｄコ
ンバータ３）をコントロールする時点で上位のコントロ
ーラ（この場合には、ＣＰＵ１）からＴioを設定すると
共に、Ｔcalをデータ処理に必要な一連のブロックの処
理時間の組合せから算出する。そして、前記上位のコン
トローラ（ＣＰＵ１）によりＴioとＴcalとを比較し、
信号処理プログラム実行前に上記の第１または第２のモ
ードの何れかを設定できるようにする。また、ペリフェ
ラルＩ／Ｏ４がＤＳＰ２に割込みをかける場合には、該
ペリフェラルＩ／Ｏ４がデータ・レディまたはデータ・
エンプティの信号を１データ転送毎に発生できるように
構成しておく。そして、これらの信号を割り込み処理プ
ログラムに与え、上記ペリフェラルＩ／Ｏ４のデータを
アクセスする信号処理タスクとの同期をとる。
【００１８】次に、ＤＳＰ２の信号処理タスクのプログ
ラミングについて説明する。まず、メモリ５にアドレス
を与えるのと同様に、Ａ／Ｄコンバータ３やペリフェラ
ルＩ／Ｏ４等の外部装置にアドレスを与えておき、これ
らのアドレスを入出力のための処理ブロックに渡す。こ
うすることで、各プロセスの処理はファンクションと同
様にアクセスすることができる。具体的には、図２のブ
ロック・フロー・ダイヤグラムおよび図３のデータ・フ
ロー・ダイヤグラムに示すように、一のＤＳＰにおける
一連の信号処理ファンクションを該ファンクションのの
ボディの前後で、全ての入出力にポインタでアクセスで
きるように設定しておく。例えば、各プロセス２１〜２
３の前処理として、または最初のプロセス２１の実行に
入る前の処理として、予め各入出力を共通化するファン
クションを実行することで、各プロセスにおけるファン
クションの入力アドレスとパラメータｉｎｐｕｔとを、
また出力アドレスとパラメータｏｕｔｐｕｔとをそれぞ
れ関連付けておく。すると、信号処理ファンクション
は、これらｉｎｐｕｔ，ｏｕｔｐｕｔをポインタとし
て、 ｆｕｎｃＸ（ｉｎｐｕｔ，ｏｕｔｐｕｔ） （Ｘ＝１，２，３） のように表現される。こうすることで、上記ｉｎｐｕ
ｔ，ｏｕｔｐｕｔはメモリと同様に扱うことができる。
ラミングについて説明する。まず、メモリ５にアドレス
を与えるのと同様に、Ａ／Ｄコンバータ３やペリフェラ
ルＩ／Ｏ４等の外部装置にアドレスを与えておき、これ
らのアドレスを入出力のための処理ブロックに渡す。こ
うすることで、各プロセスの処理はファンクションと同
様にアクセスすることができる。具体的には、図２のブ
ロック・フロー・ダイヤグラムおよび図３のデータ・フ
ロー・ダイヤグラムに示すように、一のＤＳＰにおける
一連の信号処理ファンクションを該ファンクションのの
ボディの前後で、全ての入出力にポインタでアクセスで
きるように設定しておく。例えば、各プロセス２１〜２
３の前処理として、または最初のプロセス２１の実行に
入る前の処理として、予め各入出力を共通化するファン
クションを実行することで、各プロセスにおけるファン
クションの入力アドレスとパラメータｉｎｐｕｔとを、
また出力アドレスとパラメータｏｕｔｐｕｔとをそれぞ
れ関連付けておく。すると、信号処理ファンクション
は、これらｉｎｐｕｔ，ｏｕｔｐｕｔをポインタとし
て、 ｆｕｎｃＸ（ｉｎｐｕｔ，ｏｕｔｐｕｔ） （Ｘ＝１，２，３） のように表現される。こうすることで、上記ｉｎｐｕ
ｔ，ｏｕｔｐｕｔはメモリと同様に扱うことができる。
【００１９】いま、プロセス２１におけるデータの取り
込みのように、アクセスする対象が入出力装置（例え
ば、Ａ／Ｄコンバータ３）である場合には、前処理とし
てＴioとＴcalとの比較結果に応じて、前記の第１のモ
ード（ＤＭＡコントローラ１０による処理）または第２
のモード（ＤＳＰ２による直接アクセス処理）の何れに
よりＡ／Ｄコンバータ３にアクセスするかを設定してお
く。そして、ラッチ９のアドレスをｉｎｐｕｔに渡し、
データの取り込みと同時にｆｕｎｃ１が起動される。次
いでプロセス２１における演算処理後のデータの転送の
ように、アクセスする対象がメモリ５である場合には、
該メモリ５のアドレスをｏｕｔｐｕｔに渡し、後処理と
して図１のＤＭＡコントローラ１０の切離しが行われ
る。また、プロセス２２におけるように、データの取り
込み先がメモリ５の場合には、セマフォによるウェイト
処理を行い、そのアドレスをｉｎｐｕｔに渡す。そし
て、プロセス２１の場合と同様、データの取り込みと同
時にｆｕｎｃ２が起動され、転送先のアドレスをｏｕｔ
ｐｕｔに渡し、演算処理後のデータはメモリ５に転送さ
れる。更に、プロセス２３におけるように、データの取
り込み先がメモリ５の場合には、プロセス２２の場合と
同様、セマフォによるウェイト処理を行いアドレスをｉ
ｎｐｕｔに渡し、ｆｕｎｃ３が起動される。ところで、
この場合、データの転送先はペリフェラルＩ／Ｏ４であ
るので、前処理としてアクセスの対象を該ペリフェラル
Ｉ／Ｏ４に設定しておき、後処理としてＩ／Ｏコネクシ
ョン解除を行う。
込みのように、アクセスする対象が入出力装置（例え
ば、Ａ／Ｄコンバータ３）である場合には、前処理とし
てＴioとＴcalとの比較結果に応じて、前記の第１のモ
ード（ＤＭＡコントローラ１０による処理）または第２
のモード（ＤＳＰ２による直接アクセス処理）の何れに
よりＡ／Ｄコンバータ３にアクセスするかを設定してお
く。そして、ラッチ９のアドレスをｉｎｐｕｔに渡し、
データの取り込みと同時にｆｕｎｃ１が起動される。次
いでプロセス２１における演算処理後のデータの転送の
ように、アクセスする対象がメモリ５である場合には、
該メモリ５のアドレスをｏｕｔｐｕｔに渡し、後処理と
して図１のＤＭＡコントローラ１０の切離しが行われ
る。また、プロセス２２におけるように、データの取り
込み先がメモリ５の場合には、セマフォによるウェイト
処理を行い、そのアドレスをｉｎｐｕｔに渡す。そし
て、プロセス２１の場合と同様、データの取り込みと同
時にｆｕｎｃ２が起動され、転送先のアドレスをｏｕｔ
ｐｕｔに渡し、演算処理後のデータはメモリ５に転送さ
れる。更に、プロセス２３におけるように、データの取
り込み先がメモリ５の場合には、プロセス２２の場合と
同様、セマフォによるウェイト処理を行いアドレスをｉ
ｎｐｕｔに渡し、ｆｕｎｃ３が起動される。ところで、
この場合、データの転送先はペリフェラルＩ／Ｏ４であ
るので、前処理としてアクセスの対象を該ペリフェラル
Ｉ／Ｏ４に設定しておき、後処理としてＩ／Ｏコネクシ
ョン解除を行う。
【００２０】このように、プロセス２１〜２３が実行さ
れるが、その中でファンクションが実際に実行される場
合、Ａ／Ｄコンバータ３，メモリ５，ペリフェラルＩ／
Ｏ４などのアクセスすべき外部装置が特定され、更に入
出力先アドレスが特定される。このため、ファンクショ
ン内ではなんら入出力に関する処理（外部装置，アドレ
スの特定）を考慮せずに信号処理を実行することができ
る。
れるが、その中でファンクションが実際に実行される場
合、Ａ／Ｄコンバータ３，メモリ５，ペリフェラルＩ／
Ｏ４などのアクセスすべき外部装置が特定され、更に入
出力先アドレスが特定される。このため、ファンクショ
ン内ではなんら入出力に関する処理（外部装置，アドレ
スの特定）を考慮せずに信号処理を実行することができ
る。
【００２１】
【発明の効果】本発明は、上記のように構成したので、
以下の効果を奏することができる。 （１）外部入出力装置の入出力周期とＤＳＰの信号処理
タスクの周期とを比較することで、ＤＭＡコントローラ
を使ったデータ転送とＤＳＰによるデータ転送とのいず
れかを設定できるので、信号の周期によらずあらゆる周
期の信号に対応できる制御方法を実現できる。また、外
部レジスタ・ファイルを使用しないので、システムの製
造コストダスンを図ることができる。
以下の効果を奏することができる。 （１）外部入出力装置の入出力周期とＤＳＰの信号処理
タスクの周期とを比較することで、ＤＭＡコントローラ
を使ったデータ転送とＤＳＰによるデータ転送とのいず
れかを設定できるので、信号の周期によらずあらゆる周
期の信号に対応できる制御方法を実現できる。また、外
部レジスタ・ファイルを使用しないので、システムの製
造コストダスンを図ることができる。
【００２２】（２）Ａ／Ｄコンバータ，Ｄ／Ａコンバー
タ等の入出力装置におけるデータの入出力周期が、ＤＳ
Ｐにおける一連の処理周期より短い場合には、ＤＭＡコ
ントローラによりデータのやり取りを行うので、該入出
力装置の入出力周期がＤＳＰの信号処理タスクの周期よ
り短くなるような高速の外部入出力装置についてもデー
タの取りこぼし無しに入出力を行うことができ、入出力
装置のレート（例えばＡ／Ｄコンバータのサンプリング
・レートやＤ／Ａコンバータのジェネレーション・レー
ト）を抑えることなくデータ処理ができる。
タ等の入出力装置におけるデータの入出力周期が、ＤＳ
Ｐにおける一連の処理周期より短い場合には、ＤＭＡコ
ントローラによりデータのやり取りを行うので、該入出
力装置の入出力周期がＤＳＰの信号処理タスクの周期よ
り短くなるような高速の外部入出力装置についてもデー
タの取りこぼし無しに入出力を行うことができ、入出力
装置のレート（例えばＡ／Ｄコンバータのサンプリング
・レートやＤ／Ａコンバータのジェネレーション・レー
ト）を抑えることなくデータ処理ができる。
【００２３】（３）外部入出力装置の入出力周期がＤＳ
Ｐの信号処理タスクの周期より長い場合には、オーバー
ヘッドを減らすことができるので、該オーバーヘッドが
減った時間を他の処理のために使用でき、従来と比較し
てより複雑な処理を行うことも可能となった。
Ｐの信号処理タスクの周期より長い場合には、オーバー
ヘッドを減らすことができるので、該オーバーヘッドが
減った時間を他の処理のために使用でき、従来と比較し
てより複雑な処理を行うことも可能となった。
【００２４】（４）ＤＭＡコントローラを使った転送で
は、本来厳密に外部入出力装置の入出力周期がＤＳＰの
信号処理タスクの周期より長い場合には、入力時にデー
タを待つ必要がないが、これらの周期を厳密に測定する
には複雑なハードウェアを必要とする。このような場
合、本発明では、入出力周期がＤＳＰの信号処理タスク
の周期より短くなる場合と同様に扱い、セマフォによる
ウェイトをかけることができるので、上記測定のための
ハードウェアやソフトウェア開発を省略することができ
る。
は、本来厳密に外部入出力装置の入出力周期がＤＳＰの
信号処理タスクの周期より長い場合には、入力時にデー
タを待つ必要がないが、これらの周期を厳密に測定する
には複雑なハードウェアを必要とする。このような場
合、本発明では、入出力周期がＤＳＰの信号処理タスク
の周期より短くなる場合と同様に扱い、セマフォによる
ウェイトをかけることができるので、上記測定のための
ハードウェアやソフトウェア開発を省略することができ
る。
【００２５】（５）バッファ，Ａ／Ｄコンバータ（また
はＤ／Ａコンバータ），ペリフェラルＩ／Ｏ等の外部入
出力装置のアドレスと、入力パラメータ，出力パラメー
タとを予め関連付けておき、これら入出力パラメータを
ポインタとして上記外部装置にアクセスすることにした
ので、プロセス間でのデータの受け渡しを共通化でき、
結果としてアセンブラ等のプログラミングの過程で、外
部装置や該装置のアドレスの特定を必要としない。した
がって、ハードウェアに依存しない形での信号処理プロ
グラムの開発を可能とし、更にプログラムの共通利用に
よる開発コストの削減を図ることができる。
はＤ／Ａコンバータ），ペリフェラルＩ／Ｏ等の外部入
出力装置のアドレスと、入力パラメータ，出力パラメー
タとを予め関連付けておき、これら入出力パラメータを
ポインタとして上記外部装置にアクセスすることにした
ので、プロセス間でのデータの受け渡しを共通化でき、
結果としてアセンブラ等のプログラミングの過程で、外
部装置や該装置のアドレスの特定を必要としない。した
がって、ハードウェアに依存しない形での信号処理プロ
グラムの開発を可能とし、更にプログラムの共通利用に
よる開発コストの削減を図ることができる。
【図１】本発明の制御方法を実施するためのディジタル
信号処理システムの一例を示す図である。
信号処理システムの一例を示す図である。
【図２】図１のディジタル信号処理システムを用いた本
発明の制御方法の一実施例を説明するためのブロック・
フロー・ダイヤグラムである。
発明の制御方法の一実施例を説明するためのブロック・
フロー・ダイヤグラムである。
【図３】図１のディジタル信号処理システムを用いた本
発明の制御方法の一実施例を説明するためのデータ・フ
ロー・ダイヤグラムである。
発明の制御方法の一実施例を説明するためのデータ・フ
ロー・ダイヤグラムである。
【図４】マルチプロセッサ方式を採用したディジタル信
号処理システムの全体構成を示す図である。
号処理システムの全体構成を示す図である。
【図５】割込みを用いた従来のディジタル信号処理シス
テムを示す図である。
テムを示す図である。
【図６】外部レジスタ・ファイルを用いた従来のディジ
タル信号処理システムを示す図である。
タル信号処理システムを示す図である。
１ ＣＰＵ
２ ＤＳＰ
３ Ａ／Ｄコンバータ
４ ペリフェラルＩ／Ｏ
５ メモリ
５１ バッファ
６ データ・バス
７ アドレス・バス
８ デコーダ
９ ラッチ
１０ ＤＭＡコントローラ
Claims (2)
- 【請求項１】 ダイレクト・メモリ・アクセス・コント
ローラにより外部入出力装置とのデータのやり取りを行
うことができる、ディジタル・シグナル・プロセッサを
用いたディジタル信号処理システムの制御方法であっ
て、 外部入出力装置におけるデータの入出力周期が、ディジ
タル・シグナル・プロセッサにおける該データについて
の一連の処理周期より少なくとも短い場合には、前記外
部入出力装置とのデータのやり取りを前記ダイレクト・
メモリ・アクセス・コントローラにより行い、上記以外
の場合には前記データのやり取りを前記ディジタル・シ
グナル・プロセッサにより行うことを特徴とするディジ
タル信号処理システムの制御方法。 - 【請求項２】 一連の処理が１以上のプロセスから構成
されるディジタル・シグナル・プロセッサのプログラム
を実行する際に、各プロセスの処理ファンクションを入
力パラメータおよび出力パラメータを持つ関数として与
え、各プロセスの実行時にデータ取り込み先アドレスお
よびデータ転送先アドレスを上記入出力パラメータに渡
すことで、各プロセスの処理を行うことを特徴とする、
請求項１記載のディジタル信号処理システムの制御方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20400891A JP3201786B2 (ja) | 1991-07-18 | 1991-07-18 | ディジタル信号処理システムの制御方法 |
| US07/913,608 US5487154A (en) | 1991-07-18 | 1992-07-14 | Host selectively determines whether a task should be performed by digital signal processor or DMA controller according to processing time and I/O data period |
| DE4223454A DE4223454A1 (de) | 1991-07-18 | 1992-07-16 | Datenuebertragungssystem fuer eine digitale signalverarbeitungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20400891A JP3201786B2 (ja) | 1991-07-18 | 1991-07-18 | ディジタル信号処理システムの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0530112A true JPH0530112A (ja) | 1993-02-05 |
| JP3201786B2 JP3201786B2 (ja) | 2001-08-27 |
Family
ID=16483245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20400891A Expired - Fee Related JP3201786B2 (ja) | 1991-07-18 | 1991-07-18 | ディジタル信号処理システムの制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5487154A (ja) |
| JP (1) | JP3201786B2 (ja) |
| DE (1) | DE4223454A1 (ja) |
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|---|---|---|---|---|
| JPH0672065U (ja) * | 1993-03-17 | 1994-10-07 | アンデン株式会社 | 高速フーリエ変換解析装置 |
| JP2006302128A (ja) * | 2005-04-22 | 2006-11-02 | Renesas Technology Corp | 情報処理装置 |
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| JP2924643B2 (ja) * | 1994-05-19 | 1999-07-26 | ヤマハ株式会社 | ディジタル信号処理方法及び装置 |
| US5878217A (en) * | 1994-11-21 | 1999-03-02 | Cirrus Logic, Inc. | Network controller for switching into DMA mode based on anticipated memory overflow and out of DMA mode when the host processor is available |
| US6351780B1 (en) * | 1994-11-21 | 2002-02-26 | Cirrus Logic, Inc. | Network controller using held data frame monitor and decision logic for automatically engaging DMA data transfer when buffer overflow is anticipated |
| US5708815A (en) * | 1995-05-05 | 1998-01-13 | Intel Corporation | DMA emulation via interrupt muxing |
| US5673272A (en) * | 1996-02-13 | 1997-09-30 | Teradyne, Inc. | Apparatus and method for performing digital signal processing in an electronic circuit tester |
| DE19708755A1 (de) * | 1997-03-04 | 1998-09-17 | Michael Tasler | Flexible Schnittstelle |
| US6134579A (en) * | 1997-08-15 | 2000-10-17 | Compaq Computer Corporation | Semaphore in system I/O space |
| DE19810849C2 (de) | 1998-03-13 | 2000-05-18 | Tally Computerdrucker Gmbh | Schaltung zum Ansteuern von in Zeilenrichtung (5) relativ zum Aufzeichnungsträger bewegten Düsenköpfen der Piezo-Bauart für Tindendrucker |
| EP1215577B1 (en) * | 2000-08-21 | 2012-02-22 | Texas Instruments Incorporated | Fault management and recovery based on task-ID |
| EP1296237A1 (en) * | 2001-09-25 | 2003-03-26 | Texas Instruments Incorporated | Data transfer controlled by task attributes |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| CN101881944A (zh) * | 2010-06-18 | 2010-11-10 | 北京斯普信电子技术有限公司 | 能耗综合控制***和方法 |
| CN103424642B (zh) * | 2012-05-16 | 2016-12-14 | 杭州佳和电气股份有限公司 | 具备多设备动态智能识别及能耗拆分功能的多功能电力仪表 |
| CN104614615A (zh) * | 2015-02-05 | 2015-05-13 | 成都市宏山科技有限公司 | 一种便携式电能质量分析*** |
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| US4517641A (en) * | 1982-04-30 | 1985-05-14 | International Business Machines Corporation | Lookahead I/O device control subsystem |
| US4658351A (en) * | 1984-10-09 | 1987-04-14 | Wang Laboratories, Inc. | Task control means for a multi-tasking data processing system |
| JPH0778785B2 (ja) * | 1986-03-29 | 1995-08-23 | 株式会社東芝 | プロセッサ選択方法 |
| DE3856175T2 (de) * | 1987-06-05 | 1998-12-17 | Mitsubishi Electric Corp | Digitales Signalverarbeitungssystem in dem ein Prozessor unter Kontrolle eines Hosts auf zwei Befehlsspeicher zugreift |
| US5291614A (en) * | 1991-09-03 | 1994-03-01 | International Business Machines Corporation | Real-time, concurrent, multifunction digital signal processor subsystem for personal computers |
-
1991
- 1991-07-18 JP JP20400891A patent/JP3201786B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-14 US US07/913,608 patent/US5487154A/en not_active Expired - Lifetime
- 1992-07-16 DE DE4223454A patent/DE4223454A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0672065U (ja) * | 1993-03-17 | 1994-10-07 | アンデン株式会社 | 高速フーリエ変換解析装置 |
| JP2006302128A (ja) * | 2005-04-22 | 2006-11-02 | Renesas Technology Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5487154A (en) | 1996-01-23 |
| DE4223454A1 (de) | 1993-01-21 |
| JP3201786B2 (ja) | 2001-08-27 |
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