JPH0529895A - Hysteresis circuit - Google Patents
Hysteresis circuitInfo
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- JPH0529895A JPH0529895A JP16126791A JP16126791A JPH0529895A JP H0529895 A JPH0529895 A JP H0529895A JP 16126791 A JP16126791 A JP 16126791A JP 16126791 A JP16126791 A JP 16126791A JP H0529895 A JPH0529895 A JP H0529895A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はヒステリシス回路に関
し、特に半導体集積回路用として用いられるヒステリシ
ス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hysteresis circuit, and more particularly to a hysteresis circuit used for semiconductor integrated circuits.
【０００２】[0002]
【従来の技術】従来の半導体集積回路用のヒステリシス
回路は、図３に示されるように、入力端子５３および出
力端子５４に対応して、ＰチャネルＭＯＳＦＥＴ６、８
および１０と、ＮチャネルＭＯＳＦＥＴ７、９および１
１とを備えて構成される。2. Description of the Related Art A conventional hysteresis circuit for a semiconductor integrated circuit has P channel MOSFETs 6 and 8 corresponding to an input terminal 53 and an output terminal 54, as shown in FIG.
And 10 and N-channel MOSFETs 7, 9 and 1
1 and 1.
【０００３】図３において、入力電圧Ｖi が接地電位Ｖ
g の時には、ＰチャネルＭＯＳＦＥＴ６および８と、Ｎ
チャネルＭＯＳＦＥＴ１１は導通状態となっており、出
力端子５４の出力電圧Ｖo は電源電圧Ｖccとなってい
る。そして、入力電圧Ｖi が接地電位Ｖg からＶccに変
化する時のしきい値電圧ＶIHは、ＰチャネルＭＯＳＦＥ
Ｔ６および８と、ＮチャネルＭＯＳＦＥＴ７とによって
規定される。In FIG. 3, the input voltage V i is the ground potential V
When g , P-channel MOSFETs 6 and 8 and N
Channel MOSFET11 is rendered conductive, the output voltage V o of the output terminal 54 has a power supply voltage V cc. The threshold voltage V IH when the input voltage V i changes from the ground potential V g to V cc is P-channel MOSFE.
Defined by T6 and 8 and N-channel MOSFET 7.
【０００４】また、入力電圧Ｖi が電位Ｖccである場合
には、ＰチャネルＭＯＳＦＥＴ１０と、ＮチャネルＭＯ
ＳＦＥＴ７および９が導通状態となって、出力端子５４
の出力電圧Ｖo は接地電位Ｖg となり、入力電圧Ｖi が
電位Ｖccから接地電位Ｖgに変化する時のしきい値電圧
ＶILは、ＰチャネルＭＯＳＦＥＴ６と、ＮチャネルＭＯ
ＳＦＥＴ７および９とにより規定される。When the input voltage V i is the potential V cc , the P channel MOSFET 10 and the N channel MO are connected.
The SFETs 7 and 9 become conductive, and the output terminal 54
Output voltage V o becomes the ground potential V g , and the threshold voltage V IL when the input voltage V i changes from the potential V cc to the ground potential V g is the P channel MOSFET 6 and the N channel MO.
Defined by SFETs 7 and 9.
【０００５】上記の説明により明らかなように、前記二
つのしきい値電圧については、ＶIH＞ＶILであり、図３
に示される回路は、この二つのしきい値電圧ＶIHとＶIL
の差電圧をヒステリシス幅とする、ヒステリシス回路と
して構成されている。As is clear from the above description, for the two threshold voltages, V IH > V IL , and FIG.
The circuit shown in FIG. 2 has two threshold voltages V IH and V IL.
It is configured as a hysteresis circuit in which the difference voltage of is the hysteresis width.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来のヒステ
リシス回路においては、出力端子に正帰還をかけること
により、ＶIHおよびＶILの二つのしきい値電圧の設定が
行われているために、正帰還をかけるための回路が必要
であり、通常のゲート回路に比較して、回路素子数が多
くなるという欠点がある。また、二つのしきい値電圧Ｖ
IHおよびＶILを設定する際に、それぞれ三つのＭＯＳＦ
ＥＴについて考慮する必要があり、設計が複雑になると
いう欠点がある。In the above-mentioned conventional hysteresis circuit, since two threshold voltages V IH and V IL are set by applying positive feedback to the output terminal, A circuit for applying positive feedback is required, and there is a drawback in that the number of circuit elements is large as compared with a normal gate circuit. In addition, two threshold voltages V
When setting IH and V IL , each has three MOSF
ET must be taken into consideration, and there is a drawback in that the design becomes complicated.
【０００７】[0007]
【課題を解決するための手段】本発明のヒステリシス回
路は、ドレインおよびゲートが共に入力端子に接続さ
れ、ソースが所定の節点に接続される第１のＮチャネル
ＭＯＳＦＥＴと、ソースが前記入力端子に接続され、ド
レインおよびゲートが共に前記節点に接続される第２の
ＮチャネルＭＯＳＦＥＴと、入力端が前記節点に接続さ
れ、出力端が出力端子に接続されるインバータと、を備
えて構成される。In the hysteresis circuit of the present invention, a drain and a gate are both connected to an input terminal and a source is connected to a predetermined node, and a source is connected to the input terminal. A second N-channel MOSFET that is connected and has its drain and gate both connected to the node, and an inverter having an input terminal connected to the node and an output terminal connected to an output terminal.
【０００８】なお、前記インバータは、ゲートが前記入
力端に接続され、ドレインが所定の直流電源に接続され
て、ソースが前記出力端に接続される第１のＰチャネル
ＭＯＳＦＥＴと、ゲートが前記入力端に接続され、ソー
スが前記出力端に接続されて、ドレインが前記出力端に
接続される第３のＮチャネルＭＯＳトランジスタにより
形成してもよい。The inverter has a first P-channel MOSFET having a gate connected to the input terminal, a drain connected to a predetermined DC power source, and a source connected to the output terminal, and a gate connected to the input terminal. It may be formed by a third N-channel MOS transistor connected to the end, the source connected to the output end, and the drain connected to the output end.
【０００９】[0009]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
５１および出力端子５２に対応して、ＮチャネルＭＯＳ
ＦＥＴ１、２および５と、ＰチャネルＭＯＳＦＥＴ４
と、ＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳ
ＦＥＴ５を含むインバータ３と、を備えて構成される。
また、図２（ａ）および（ｂ）に示されるのは、本実施
例における各信号を示すタイミング図である。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, this embodiment corresponds to an input terminal 51 and an output terminal 52 and corresponds to an N channel MOS.
FETs 1, 2 and 5 and P-channel MOSFET 4
And P-channel MOSFET 4 and N-channel MOS
And an inverter 3 including a FET 5.
Further, FIGS. 2A and 2B are timing charts showing respective signals in this embodiment.
【００１１】図１において、ＮチャネルＭＯＳＦＥＴ１
および２は、共にドレインとゲートが接続されてダイオ
ード接続されており、ＮチャネルＭＯＳＦＥＴ１は、節
点Ａの側から入力端子５１に対しては電流を流すことが
なく、また、ＮチャネルＭＯＳＦＥＴ２は、入力端子５
１の側から節点Ａに対しては電流を流すことがない。In FIG. 1, an N-channel MOSFET 1
Both drains and gates are diode-connected by connecting their drains and gates, the N-channel MOSFET 1 does not flow a current from the node A side to the input terminal 51, and the N-channel MOSFET 2 has an input. Terminal 5
No current flows from the 1 side to the node A.
【００１２】図２（ａ）および（ｂ）に示されているよ
うに、入力端子５１における入力電圧Ｖi が接地電位Ｖ
g である場合には、節点Ａにおける電位ＶA は、Ｎチャ
ネルＭＯＳＦＥＴ２のしきい値電圧ＶT2だけ接地電位Ｖ
g より高い電位になっており、ＰチャネルＭＯＳＦＥＴ
４は導通状態となり、出力端子５２の出力電圧Ｖo は電
源電圧Ｖccとなっている。入力電圧Ｖi が接地電位Ｖg
から電位Ｖccに変化すると、節点Ａの電位ＶA は、入力
電圧Ｖi がＮチャネルＭＯＳＦＥＴ１のしきい値電圧Ｖ
T1だけ節点Ａの電位ＶA よりも高くなる時点から、入力
電圧Ｖi と、ＮチャネルＭＯＳＦＥＴ１のしきい値電圧
ＶT1分の電位差を保持しながら上昇してゆく。節点Ａの
電位ＶA が、インバータ３のしきい値電圧ＶR よりも大
きくなると、インバータ３は反転し、出力端子５２の出
力電圧Ｖo は接地電位Ｖg となる。また、入力電圧Ｖi
がＶccである場合には、節点Ａの電位ＶA は、Ｎチャネ
ＭＯＳＦＥＴ１のしきい値電圧ＶT1だけ電源電圧Ｖccよ
りも低い電位になっており、ＮチャネルＭＯＳＦＥＴ５
が導通状態となり、出力端子５２の出力電圧Ｖo は接地
電位Ｖg となっている。そして、入力電圧Ｖi がＶccか
ら接地電位Ｖg に変化すると、節点Ａの電位ＶA は、入
力電圧Ｖi がＮチャネルＭＯＳＦＥＴ２のしきい値電圧
ＶT2だけ節点Ａの電位ＶA よりも低くなる時点から、入
力電圧Ｖi と、ＮチャネルＭＯＳＦＥＴ２のしきい値電
圧ＶI2分の電位差を保持しながら下降してゆく。節点Ａ
の電位ＶA がインバータ３のしきい値電圧ＶR より低く
なると、インバータ３は反転し、出力端子５２の出力電
圧Ｖo として、電源電圧Ｖccが出力される。As shown in FIGS. 2A and 2B, the input voltage V i at the input terminal 51 is the ground potential V i.
When g , the potential V A at the node A is equal to the ground potential V T by the threshold voltage V T2 of the N-channel MOSFET 2.
The potential is higher than g , and P-channel MOSFET
4 becomes conductive, the output voltage V o of the output terminal 52 has a power supply voltage V cc. The input voltage V i is the ground potential V g
If changes to the potential V cc from the potential V A of the node A, the input voltage V i is N-channel MOSFET1 threshold voltage V
From the time point when the voltage becomes higher than the potential V A of the node A by T1 , the voltage rises while maintaining the potential difference between the input voltage V i and the threshold voltage V T1 of the N-channel MOSFET 1. When the potential V A of the node A becomes larger than the threshold voltage V R of the inverter 3, the inverter 3 is inverted and the output voltage V o of the output terminal 52 becomes the ground potential V g . In addition, the input voltage V i
Is V cc , the potential V A of the node A is lower than the power supply voltage V cc by the threshold voltage V T1 of the N-channel MOSFET 1, and the N-channel MOSFET 5
Becomes conductive, and the output voltage V o of the output terminal 52 becomes the ground potential V g . Then, when the input voltage V i changes from V cc to the ground potential V g , the potential V A of the node A is lower than the potential V A of the node A by the threshold voltage V T2 of the input voltage V i of the N-channel MOSFET 2. From the time when the voltage becomes low, the input voltage V i and the threshold voltage V I2 of the N-channel MOSFET 2 decrease while maintaining the potential difference. Node A
When the potential V A is lower than the threshold voltage V R of the inverter 3, inverter 3 inverts, as the output voltage V o of the output terminal 52, the power supply voltage V cc is outputted.
【００１３】従って、図１に示される本実施例において
は、ＶIH＝ＶR ＋ＶT1であり、また、ＶIL＝ＶR −ＶT2
である。従って、本実施例は、ヒステリシス幅がＶIH−
ＶIL＝ＶT1＋ＶT2となるようなヒステリシス回路として
構成される。Therefore, in this embodiment shown in FIG. 1, V IH = V R + V T1 and V IL = V R -V T2.
Is. Therefore, in this embodiment, the hysteresis width is V IH −.
It is configured as a hysteresis circuit such that V IL = V T1 + V T2 .
【００１４】[0014]
【発明の効果】以上説明したように、本発明は、ダイオ
ード接続のＭＯＳＦＥＴを用いてヒステリシス幅の上限
電位レベルＶIHならびに下限電位レベルＶILを設定する
ことにより、回路素子数を低減することができるという
効果があるとともに、また、前記上限電位レベルＶIHな
らびに下限電位レベルＶILの設定時においては、それぞ
れインバータのしきい値電圧ＶR に対する、前記ダイオ
ード接続のＭＯＳＦＥＴのしきい値電圧について考慮す
ればよく、設計プロセスが簡易化されるという効果があ
る。As described above, the present invention can reduce the number of circuit elements by setting the upper limit potential level V IH and the lower limit potential level V IL of the hysteresis width by using the diode-connected MOSFET. together there is an effect that it also in the setting time of the upper limit voltage level V IH and lower potential level V IL is for the threshold voltage V R of the inverter, respectively, consider the threshold voltage of the MOSFET of said diode-connected This has the effect of simplifying the design process.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】本実施例における動作例を示すタイミング図で
ある。FIG. 2 is a timing chart showing an operation example in the present embodiment.
【図３】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
１、２、５、７、９、１１ ＮチャネルＭＯＳＦＥＴ ３ インバータ ４、６、８、１０ ＰチャネルＭＯＳＦＦＴ 1, 2, 5, 7, 9, 11 N-channel MOSFET 3 inverter 4, 6, 8, 10 P-channel MOSFFT
Claims (2)
接続され、ソースが所定の節点に接続される第１のＮチ
ャネルＭＯＳＦＥＴと、 ソースが前記入力端子に接続され、ドレインおよびゲー
トが共に前記節点に接続される第２のＮチャネルＭＯＳ
ＦＥＴと、 入力端が前記節点に接続され、出力端が出力端子に接続
されるインバータと、 を備えることを特徴とするヒステリシス回路。1. A first N-channel MOSFET having a drain and a gate both connected to an input terminal and a source connected to a predetermined node; and a source connected to the input terminal and a drain and a gate both connected to the node. Second N-channel MOS connected
A hysteresis circuit, comprising: a FET; and an inverter having an input end connected to the node and an output end connected to an output terminal.
に接続され、ドレインが所定の直流電源に接続されて、
ソースが前記出力端に接続される第１のＰチャネルＭＯ
ＳＦＥＴと、ゲートが前記入力端に接続され、ソースが
前記出力端に接続されて、ドレインが前記出力端に接続
される第３のＮチャネルＭＯＳトランジスタにより形成
される請求項１記載のヒステリシス回路。2. The inverter has a gate connected to the input terminal and a drain connected to a predetermined DC power supply,
A first P-channel MO whose source is connected to said output
2. The hysteresis circuit according to claim 1, which is formed by an SFET and a third N-channel MOS transistor having a gate connected to the input end, a source connected to the output end, and a drain connected to the output end.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16126791A JPH0529895A (en) | 1991-07-02 | 1991-07-02 | Hysteresis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16126791A JPH0529895A (en) | 1991-07-02 | 1991-07-02 | Hysteresis circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529895A true JPH0529895A (en) | 1993-02-05 |
Family
ID=15731861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16126791A Pending JPH0529895A (en) | 1991-07-02 | 1991-07-02 | Hysteresis circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529895A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268292A (en) * | 2009-05-15 | 2010-11-25 | Yamaha Corp | Electronic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278114A (en) * | 1988-04-28 | 1989-11-08 | Nec Corp | Schmitt input circuit |
-
1991
- 1991-07-02 JP JP16126791A patent/JPH0529895A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278114A (en) * | 1988-04-28 | 1989-11-08 | Nec Corp | Schmitt input circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268292A (en) * | 2009-05-15 | 2010-11-25 | Yamaha Corp | Electronic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |