JPH05298458A - Picture plotting device - Google Patents

Abstract

PURPOSE:To execute a fill command for painting-out a graphic by judging the inside and outside of a contour line based on read picture element data and writing picture element data for painting-out the contour line inside. CONSTITUTION:A memory 12 once stores an instruction for a picture processing from a work station mainbody 11. The stored instruction is successively read by SP 13, converted into the command and the parameter for generating picture element data and supplied to a picture data generating circuit 15. The picture data generating circuit 15 supplies picture element data, etc., to a picture memory device 16. A memory interleaving system is adopted in the picture memory 16 and the picture memory corresponding to a display screen in a bit map system is generated by k-number memories Mi. The stored picture element data is synchronized with the scanning of a cathod-ray tube 18 so as to be read out and the read picture element data is supplied to a video processing circuit 17.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、画像描画装置に関し、
例えばコンピュータグラフィックスシステムにおける表
示装置等に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image drawing device,
For example, it relates to a display device in a computer graphics system.

【０００２】[0002]

【従来の技術】例えばコンピュータグラフィックスシス
テム、エンジニアリングワークステーション等に用いら
れる画像描画装置では、その描画速度は、システム全体
の処理能力に深く影響し、処理能力を決定する重要なフ
ァクタ（要素）となっている。したがって、描画速度の
高速化のために種々の方式が開発されている。例えば代
表的な方式として、所謂ピクセルキャッシュ方式、ブロ
ックライト方式等のメモリインターリーブ方式等があ
る。2. Description of the Related Art In an image drawing apparatus used in, for example, a computer graphics system or an engineering workstation, the drawing speed thereof has a great influence on the processing capacity of the entire system, and is an important factor (element) for determining the processing capacity. Is becoming Therefore, various methods have been developed to increase the drawing speed. For example, as a typical method, there is a so-called pixel cache method, a memory interleave method such as a block write method, or the like.

【０００３】ここで、上記ピクセルキャッシュ方式及び
メモリインターリーブ方式について簡単に説明する。Here, the pixel cache method and the memory interleave method will be briefly described.

【０００４】ピクセルキャッシュ方式を採用した画像描
画装置の要部は、図７に示すように、命令を解読し、画
素データの生成等を行う画像データ生成器７１と、表示
画面の分解能に対応した記憶容量を有し、画素データを
記憶する画像メモリ７２と、上記画像データ生成器７１
と画像メモリ７２の間に配置され、ｐ×ｐ（ｐは整数）
画素（以下ピクセルという）の記憶容量を有するピクセ
ルキャッシュメモリ７３とから構成される。As shown in FIG. 7, the main part of the image drawing apparatus adopting the pixel cache system corresponds to the resolution of the display screen and the image data generator 71 for decoding the command and generating the pixel data. An image memory 72 having a storage capacity for storing pixel data, and the image data generator 71.
And p × p (p is an integer)
The pixel cache memory 73 has a storage capacity of pixels (hereinafter referred to as pixels).

【０００５】そして、例えばコンピュータ（以下ＣＰＵ
という）等から供給される命令（以下コマンドとい
う）、例えば線分、面等を描画するコマンド、所謂BITB
LT（BITBLOCK TRANSFER）コマンド等の画像メモリ内で
のデータ転送コマンド、図形を塗りつぶす所謂フィルコ
マンド等を画像データ生成器７１により解読して、画素
データを生成し、この画素データを高速のピクセルキャ
ッシュメモリ７３を介して画像メモリ７２に記憶した
後、この画像メモリ７２に記憶されている画素データを
ブラウン管（図示せず）の走査に同期して（所謂ラスタ
スキャンによって）読み出し、画像を表示するようにな
っている。すなわち、画像データ生成器７１と画像メモ
リ７２の間に高速アクセスが可能なピクセルキャッシュ
メモリ７３を配置することにより、高速描画を可能にし
ている。For example, a computer (hereinafter CPU)
Command (hereinafter referred to as a command), such as a command for drawing a line segment or a surface, so-called BITB
The image data generator 71 decodes a data transfer command such as LT (BITBLOCK TRANSFER) command in the image memory, a so-called fill command for painting a figure, etc. to generate pixel data, and this pixel data is generated in a high-speed pixel cache memory. After being stored in the image memory 72 via 73, the pixel data stored in the image memory 72 is read out in synchronization with the scanning of a cathode ray tube (not shown) (by so-called raster scanning) to display the image. Is becoming That is, by arranging the pixel cache memory 73 capable of high speed access between the image data generator 71 and the image memory 72, high speed drawing is enabled.

【０００６】しかし、このピクセルキャッシュ方式は、
ピクセルキャッシュメモリ７３の記憶容量が小さく、画
像データ生成器７１からの画素データの表示画面上での
位置を示すアドレスが、ピクセルキャッシュメモリ７３
が現在記憶している画素データのアドレス領域を越える
ときは、領域を越える毎にピクセルキャッシュメモリ７
３と画像メモリ７２間での画素データの読出及び書込が
必要となり、特に画像メモリ７２をランダムアクセスし
て画素データの更新を行うようなときは、効率が著しく
低下するという問題がある。However, this pixel cache method is
The storage capacity of the pixel cache memory 73 is small, and the address indicating the position of the pixel data from the image data generator 71 on the display screen is the pixel cache memory 73.
If the address area of the pixel data currently stored exceeds the area, the pixel cache memory 7
3 requires reading and writing of pixel data between the image memory 72 and the image memory 72, and there is a problem that the efficiency is significantly lowered particularly when the image memory 72 is randomly accessed to update the pixel data.

【０００７】一方、メモリインターリーブ方式を採用し
た画像描画装置の要部は、図８に示すように、コマンド
を解読し、画素データ等を生成する画像データ生成器８
１と、表示画面の分解能に対応した記憶容量の１／ｋの
記憶容量をそれぞれ有し、画素データをそれぞれ記憶す
るｋ個のメモリｍ_i （ｉ＝０〜ｋ−１）と、該ｋ個のメ
モリｍ_i をそれぞれ制御するｋ個のメモリコントローラ
ＭＰ_i （ｉ＝０〜ｋ−１）とから構成される。On the other hand, the main part of the image drawing apparatus adopting the memory interleave method is, as shown in FIG. 8, an image data generator 8 for decoding a command and generating pixel data and the like.
1 and k memories m _i (i = 0 to k−1) each having a memory capacity of 1 / k of the memory capacity corresponding to the resolution of the display screen and respectively storing pixel data, and the k memory constructed from the memory m _i the controlling respective k memory controller _{MP i (i = 0~k-1} ).

【０００８】さらに、上記ｋ個のメモリｍ_i は全体とし
て表示画面に対応した画像メモリ８２を形成し、各メモ
リｍ_i は、図９に示すように、画像メモリ８２を例えば
１６（ｋ＝１６）分割し、表示画面上の左上隅に対応す
るピクセルを原点とし、水平及び垂直方向をそれぞれｘ
軸、ｙ軸とし、表示画面上での各ピクセルをＰ
_x,y （ｘ、ｙは表示画面上での座標であり、以下ピクセ
ルアドレスという）で表すと、メモリｍ₀ 、ｍ₁ 、
ｍ₂ 、ｍ₃ 、ｍ₄ 、ｍ₅ ・・・ｍ₁₅が、それぞれピクセ
ルＰ_4q,4r 、ピクセルＰ_4q+1,4r 、ピクセル
Ｐ_4q+2,4r 、ピクセルＰ_4q+3,4r 、ピクセル
Ｐ_4q,4r+1 、ピクセルＰ_4q+1,4r+1 ・・・ピクセルＰ
_4q+3,4r+3 （ｑ、ｒ＝０、１、２・・・）に対する画素
データを記憶するようになっている。Further, the above k memories m _i form an image memory 82 corresponding to the display screen as a whole, and each memory m _i is, for example, 16 (k = 16) as shown in FIG. ) Divide and set the pixel corresponding to the upper left corner on the display screen as the origin and set the horizontal and vertical directions as x.
Set each pixel on the display screen as P and Y axes.
_When expressed by _{x, y} (x and y are coordinates on the display screen and are hereinafter referred to as pixel addresses), the memories m ₀ , m ₁ ,
m ₂ , m ₃ , m ₄ , m ₅ ... m ₁₅ are respectively pixels P _{4q, 4r} , pixels P _{4q + 1,4r} , pixels P _{4q + 2,4r} , pixels P _{4q + 3,4r} , pixels P _{4q, 4r + 1} , pixel P _{4q + 1,4r + 1} ... Pixel P
Pixel data for _{4q + 3, 4r + 3} (q, r = 0, 1, 2, ...) _Is stored.

【０００９】そして、例えば、ＣＰＵからの線分、面等
を描画するコマンド、データ転送コマンド等を画像デー
タ生成器８１により解読して、画素データを生成し、こ
の画素データをメモリコントローラＭＰ_i の制御のもと
に、画像データ生成器８１から共通に供給されるアドレ
スに基づいて各メモリｍ_i に記憶した後、各メモリｍ_i
に記憶されている画素データをラスタスキャンによって
読み出し、ブラウン管（図示せず）に画像を表示するよ
うになっている。すなわち、上述の図９に示すように、
１６個のメモリコントローラＭＰ₀ 〜ＭＰ₁₅が、４×４
個のピクセルＰ_4q,4r 〜Ｐ_4q+3,4r+3 から構成されるブ
ロックＢ_X,Y の１つを、画像データ生成器８１から共通
に供給されるブロックアドレス（Ｘ，Ｙ）（Ｘ、Ｙ＝
０、１、２・・・）に基づいてアクセスすることによ
り、すなわちブロックＢ_X,Y 内の１６個のピクセルＰ
_x,y を同時にアクセスすることにより、高速化を図って
いる。Then, for example, a command for drawing a line segment, a surface, etc. from the CPU, a data transfer command, etc. are decoded by the image data generator 81 to generate pixel data, and this pixel data is stored in the memory controller MP _i . under the control, which is then stored in the memory m _i based on the address supplied to the common image data generator 81, each memory m _i
The pixel data stored in is read by raster scanning and an image is displayed on a cathode ray tube (not shown). That is, as shown in FIG. 9 described above,
16 memory controllers MP _{0 to} MP ₁₅ are 4 × 4
One of the blocks B _{X, Y} composed of the pixels P _{4q, 4r to} P _{4q + 3,4r + 3} is supplied to the block address (X, Y) (X , Y =
0, 1, 2, ...), ie 16 pixels P in block B _{X, Y}
By accessing _{x and y} at the same time, the speed is increased.

【００１０】しかし、このメモリインターリーブ方式で
は、例えば図１０に示すように、メモリコントローラＭ
Ｐ_i は自分が管理するメモリｍ_i のみアクセスが可能で
あり、他のメモリコントローラＭＰ_i が管理するメモリ
ｍ_i をアクセスすることはできない。したがって、メモ
リｍ_i を複数プレーンから構成し、その１つを輪郭線で
表される図形の画素データを記憶する補助プレーンとし
ても、各メモリコントローラＭＰ_i は、例えば４ピクセ
ルおきの不連続な情報しか得ることができず、図形のエ
ッジを検出して図形を塗りつぶす所謂エッジフラグフィ
ル法を用いて、輪郭線内部を塗りつぶすことができな
い。However, in this memory interleave system, for example, as shown in FIG.
P _i can access only the memory m _i managed by itself, and cannot access the memory m _i managed by another memory controller MP _i . Therefore, even if the memory m _i is composed of a plurality of planes and one of them is used as an auxiliary plane for storing pixel data of a figure represented by a contour line, each memory controller MP _i has discontinuous information every four pixels, for example. However, it is not possible to fill the inside of the contour line by using the so-called edge flag fill method of detecting the edge of the figure and filling the figure.

【００１１】[0011]

【発明が解決しようとする課題】以上のように、ピクセ
ルキャッシュ方式は、ピクセルキャッシュメモリ７３の
記憶容量に起因して高速化に問題がある。一方、メモリ
インターリーブ方式は、表示画面の分解能に応じた記憶
容量を有する画像メモリ８２をｋ分割し、分割されたそ
れぞれのメモリｍ_i をそれぞれ専用のメモリコントロー
ラＭＰ_i で制御することにより、１回のアクセスで同一
ブロックＢ_X,Y 内の１６個のピクセルＰ_x,y を同時にア
クセスできるようにして、高速化を図る方式であるが、
メモリコントローラＭＰ_i は、図形の輪郭線に関し、不
連続な情報しか得ることができず、フィルコマンドを実
行することができなかった。As described above, the pixel cache system has a problem in speeding up due to the storage capacity of the pixel cache memory 73. On the other hand, in the memory interleave method, the image memory 82 having a storage capacity according to the resolution of the display screen is divided into k parts, and each divided memory m _i is controlled by a dedicated memory controller MP _i. Access is made possible to simultaneously access 16 pixels P _{x, y} in the same block B _{X, Y} , thereby increasing the speed.
The memory controller MP _i could only obtain discontinuous information regarding the contour line of the figure, and could not execute the fill command.

【００１２】本発明は、このような実情に鑑みてなされ
たものであり、メモリインターリーブ方式を採用した画
像描画装置であって、図形を塗りつぶすフィルコマンド
を実行することが可能な画像描画装置の提供を目的とす
るものである。The present invention has been made in view of the above circumstances, and provides an image drawing apparatus adopting a memory interleave method, which is capable of executing a fill command for filling a figure. The purpose is.

【００１３】[0013]

【課題を解決するための手段】本発明では、上記課題を
解決するために、表示画面の分解能に対応した記憶容量
を走査方向においてｎ（ｎ＝２、３、４・・・）分割し
た記憶容量をそれぞれ有し、画素データをそれぞれ記憶
するｎ個の第１の記憶手段と、輪郭線で表される図形の
画素データを記憶すると共に、記憶している画素データ
を、１走査ラインにおいて連続するｎ画素毎に出力する
第２の記憶手段と、第２の記憶手段からｎ画素毎に読み
出された画素データに基づいて輪郭線の内外を判断し、
輪郭線内部を塗りつぶすための画素データを第１の記憶
手段に書き込む制御をそれぞれ行うｎ個の制御手段とを
備えることを特徴とする。According to the present invention, in order to solve the above problems, a storage capacity corresponding to the resolution of a display screen is divided into n (n = 2, 3, 4, ...) In the scanning direction. N pieces of first storage means each having a capacity and storing pixel data, respectively, and pixel data of a figure represented by a contour line are stored, and the stored pixel data are consecutive in one scanning line. A second storage unit for outputting every n pixels, and the inside / outside of the contour line based on the pixel data read out for every n pixels from the second storage unit,
It is characterized by comprising n control means for respectively controlling the writing of pixel data for filling the inside of the contour line into the first storage means.

【００１４】[0014]

【作用】本発明に係る画像描画装置では、ｎ個の制御手
段は、１走査ラインにおいて連続するｎ画素毎に読み出
された画素データに基づいて輪郭線の内外を判断し、輪
郭線内部を塗りつぶすための画素データを第１の記憶手
段に書き込む制御をそれぞれ行う。In the image drawing apparatus according to the present invention, the n control means determine the inside / outside of the contour line based on the pixel data read for every n pixels continuous in one scanning line, and determine the inside of the contour line. The control for writing the pixel data for painting in the first storage means is performed.

【００１５】[0015]

【実施例】以下、本発明に係る画像描画装置の一実施例
を図面を参照しながら詳細に説明する。図１は、本発明
に係る画像描画装置を適用した所謂グラフィックスエン
ジンの回路構成を示すものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an image drawing apparatus according to the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a circuit configuration of a so-called graphics engine to which the image drawing device according to the present invention is applied.

【００１６】まず、このグラフィックスエンジンについ
て説明する。グラフィックスエンジンは、図１に示すよ
うに、ワークステーション本体１１と、該ワークステー
ション本体１１の内部バスに接続され、画像処理に対す
る命令を記憶するメモリ１２と、該メモリ１２から記憶
されている命令を順次読み出し、画素データの生成に必
要なパラメータを算出するプロセッサ（以下ＳＰとい
う）１３と、このグラフィックスエンジンのデータフロ
ーを管理するプロセッサ（以下ＲＰという）１４と、上
記ＳＰ１３からの画素データ生成のための命令及びパラ
メータに応じて、画素データを生成する画像データ生成
回路１５と、該画像データ生成回路１５からの画素デー
タを記憶する画像メモリ装置１６と、該画像メモリ装置
１６から読み出された画素データを所謂ＲＧＢ信号に変
換するビデオ処理回路１７と、該ビデオ処理回路１７か
らのＲＧＢ信号に基づいて、画像を表示するブラウン管
１８とから構成される。First, the graphics engine will be described. The graphics engine is, as shown in FIG. 1, a workstation main body 11, a memory 12 connected to an internal bus of the workstation main body 11 for storing an instruction for image processing, and an instruction stored from the memory 12. Are sequentially read out to calculate parameters necessary for generating pixel data (hereinafter referred to as SP) 13, a processor (hereinafter referred to as RP) 14 that manages the data flow of this graphics engine, and pixel data generation from the above SP 13. Image data generation circuit 15 that generates pixel data, an image memory device 16 that stores the pixel data from the image data generation circuit 15, and a pixel data that is read from the image memory device 16. A video processing circuit 17 for converting the pixel data into a so-called RGB signal, Based on the RGB signal from Deo processing circuit 17, and a CRT 18 for displaying images.

【００１７】そして、このグラフィックスエンジンで
は、ワークステーション本体１１とメモリ１２間は、例
えば所謂ＶＭＥ（Versa Module European ）バスで接続
され、メモリ１２は、ワークステーション本体１１から
の画像処理に対する命令（以下コマンドという）、例え
ば線分、面等を描画するコマンド、データ転送コマン
ド、フィルコマンド等を一旦記憶する。この記憶された
命令は、ＳＰ１３により順次読み出され、画素データ生
成のためのコマンド及びパラメータに変換されて画像デ
ータ生成回路１５に供給される。画像データ生成回路１
５は、コマンドを解読し、パラメータに応じて画素デー
タ、例えばパターン情報、色情報、マスク情報、ブラウ
ン管１８の表示画面上での座標情報、データ転送のコマ
ンド、フィルコマンド等を生成し、これらの画素データ
等を画像メモリ装置１６に供給する。画像メモリ装置１
６は、例えば所謂ビットマップ方式のメモリであり、そ
の記憶容量はブラウン管１８の表示画面の分解能、例え
ば１０２４×１０２４画素（以下ピクセルという）に対
応しており、各ピクセルに対する画素データを記憶し、
この記憶している画素データを、ブラウン管１８の走査
に同期して（所謂ラスタスキャンによって）読み出し、
この読み出した画素データをビデオ処理回路１７に供給
する。ビデオ処理回路１７は、例えばＤ／Ａ変換器等か
ら構成され、画素データをＲＧＢ信号に変換し、このＲ
ＧＢ信号に基づいた画像をブラウン管１８に表示するよ
うになっている。In this graphics engine, the workstation main body 11 and the memory 12 are connected by, for example, a so-called VME (Versa Module European) bus, and the memory 12 receives instructions from the workstation main body 11 for image processing. Command), for example, a command for drawing a line segment, a surface, etc., a data transfer command, a fill command, etc. are temporarily stored. The stored instructions are sequentially read by the SP 13, converted into commands and parameters for generating pixel data, and supplied to the image data generating circuit 15. Image data generation circuit 1
Reference numeral 5 decodes the command and generates pixel data such as pattern information, color information, mask information, coordinate information on the display screen of the cathode ray tube 18, data transfer command, fill command, etc. according to the parameters. The pixel data and the like are supplied to the image memory device 16. Image memory device 1
6 is, for example, a so-called bit map type memory, and its storage capacity corresponds to the resolution of the display screen of the cathode ray tube 18, for example, 1024 × 1024 pixels (hereinafter referred to as pixels), and stores pixel data for each pixel,
The stored pixel data is read in synchronization with the scanning of the cathode ray tube 18 (by so-called raster scanning),
The read pixel data is supplied to the video processing circuit 17. The video processing circuit 17 is composed of, for example, a D / A converter or the like, converts pixel data into RGB signals, and outputs the R signals.
An image based on the GB signal is displayed on the cathode ray tube 18.

【００１８】具体的には、上記画像メモリ装置１６は、
上述の図１に示すように、上記ブラウン管１８の表示画
面の分解能に対応した記憶容量を、走査方向、例えば表
示画面での水平方向においてｎ（ｎ＝２、３、４、・・
・）分割すると共に、垂直方向にｍ（ｍ＝１、２、３、
・・・）ｍ分割した１／ｋ（ｋ＝ｍ×ｎ）の記憶容量を
それぞれ有し、画素データを記憶するｋ個のメモリＭ_i
（ｉ＝０〜ｋ−１）と、上記ブラウン管１８の表示画面
の分解能に対応した記憶容量の、例えば上記メモリＭ_i
と同様に１／ｋの記憶容量をそれぞれ有し、輪郭線で表
される図形の画素データを記憶するｋ個のフィルワーク
バッファＦＷ_i （ｉ＝０〜ｋ−１）と、上記画像データ
生成回路１５からの画素データを上記メモリＭ_i に書き
込む制御を行うと共に、上記フィルワークバッファＦＷ
_i から１走査ラインにおいて連続するｎピクセル毎に読
み出された画素データに基づいて輪郭線の内外を判断
し、輪郭線内部を塗りつぶすための画素データを上記メ
モリＭ_i に書き込む制御をそれぞれ行うｋ個のピクセル
プロセッサＸＰ_i （ｉ＝０〜ｋ−１）と、該ｋ個のピク
セルプロセッサＸＰ_i の入出力ポートＩＯ₂ を共通に接
続し、ピクセルプロセッサＸＰ_i 間での画素データの転
送を行うバス（以下ＴＢｕｓ（Transfer Bus）という）
１９とから構成される。Specifically, the image memory device 16 is
As shown in FIG. 1 described above, the storage capacity corresponding to the resolution of the display screen of the cathode ray tube 18 is set to n (n = 2, 3, 4, ...) In the scanning direction, for example, in the horizontal direction on the display screen.
・) Split and m in the vertical direction (m = 1, 2, 3,
...) k memory M _i each having a memory capacity of 1 / k (k = m × n) divided by m and storing pixel data
(I = 0~k-1) and, a storage capacity corresponding to the resolution of the display screen of the CRT 18, for example, the memory M _i
Similarly to the above, k pieces of fill work buffers FW _i (i = 0 to k−1) each having a storage capacity of 1 / k and storing pixel data of a figure represented by a contour line, and the above image data generation the pixel data from the circuit 15 performs a control for writing in the memory M _i, the fill work buffer FW
Based on the pixel data read every n pixels consecutive from _i to one scanning line, the inside / outside of the outline is determined, and the pixel data for filling the inside of the outline is written into the memory M _i. Pixel processors XP _i (i = 0 to k−1) and the input / output ports IO ₂ of the k pixel processors XP _i are commonly connected to transfer pixel data between the pixel processors XP _i. Bus (hereinafter referred to as TBus (Transfer Bus))
And 19.

【００１９】すなわち、画像メモリ装置１６は、所謂メ
モリインターリーブ方式を採用したものであり、ｋ個の
メモリＭ_i よってビットマップ方式における表示画面に
対応した画像メモリ２０が形成され、各メモリＭ_i は、
例えば従来の技術の図９で述べたのと同様に、画像メモ
リ２０を例えば１６（ｍ＝４、ｎ＝４、ｋ＝１６）分割
し、ブラウン管１８の表示画面の左上隅に対応するピク
セルを原点とし、水平及び垂直方向をそれぞれｘ軸、ｙ
軸とし、表示画面上での各ピクセルをＰ_x,y （ｘ、ｙは
表示画面上での座標であり、以下ピクセルアドレスとい
う）で表すと、メモリＭ₀ 、Ｍ₁ 、Ｍ₂ 、Ｍ₃ 、Ｍ₄ 、
Ｍ₅ ・・・Ｍ₁₅が、それぞれピクセルＰ_4q,4r 、ピクセ
ルＰ_4q+1,4r 、ピクセルＰ_4q+2,4r 、ピクセルＰ
_4q+3,4r 、ピクセルＰ_4q,4r+1 、ピクセルＰ_4q+1,4r+1
・・・ピクセルＰ_4q+3,4r+3 （ｑ、ｒ＝０、１、２・・
・）に対する画素データを記憶するようになっている。
また、各メモリＭ_i は、例えばカラー表示では、複数の
プレーン構造となっており、各プレーンに三原色の赤色
データ、緑色データ、青色データ、三次元（所謂３Ｄ）
用の奥行きデータ等をピクセルＰ_x,y 毎に記憶するよう
になっている。That is, the image memory device 16 adopts a so-called memory interleave system, and the k memories M _i form an image memory 20 corresponding to a display screen in the bitmap system, and each memory M _i is ,
For example, as described in FIG. 9 of the related art, the image memory 20 is divided into, for example, 16 (m = 4, n = 4, k = 16), and the pixel corresponding to the upper left corner of the display screen of the cathode ray tube 18 is arranged. With the origin as the x-axis and y in the horizontal and vertical directions, respectively.
When each pixel on the display screen is represented by P _{x, y} (where x and y are coordinates on the display screen and is hereinafter referred to as a pixel address), the memories M ₀ , M ₁ , M ₂ , M ₃ , M ₄ ,
M ₅ ... M ₁₅ are pixels P _{4q, 4r} , pixels P _{4q + 1,4r} , pixels P _{4q + 2,4r} , and pixels P, respectively.
_{4q + 3,4r} , pixel P _{4q, 4r + 1} , pixel P _{4q + 1,4r + 1}
... Pixel P _{4q + 3,4r + 3} (q, r = 0, 1, 2, ...
The pixel data for () is stored.
Further, each memory M _i has, for example, a plurality of plane structures in color display, and each plane has three primary colors of red data, green data, blue data, and three-dimensional (so-called 3D).
Depth data and the like are stored for each pixel P _{x, y} .

【００２０】一方、各フィルワークバッファＦＷ_i は、
上述のメモリＭ_i と同様に、フィルワークバッファＦＷ
₀ 、ＦＷ₁ 、ＦＷ₂ 、ＦＷ₃ 、ＦＷ₄ 、ＦＷ₅ ・・・Ｆ
Ｗ₁₅が、それぞれピクセルＰ_4q,4r 、ピクセルＰ
_4q+1,4r 、ピクセルＰ_4q+2,4r 、ピクセルＰ_4q+3,4r 、
ピクセルＰ_4q,4r+1 、ピクセルＰ_4q+1,4r+1 ・・・ピク
セルＰ_4q+3,4r+3 （ｑ、ｒ＝０、１、２・・・）に対す
る輪郭線で表される図形の画素データを記憶するように
なっている。On the other hand, each fill work buffer FW _i is
Like the memory M _i described above, the fill work buffer FW
₀ , FW ₁ , FW ₂ , FW ₃ , FW ₄ , FW ₅ ... F
W ₁₅ is a pixel P _{4q, 4r} and a pixel P, respectively
_{4q + 1,4r} , pixel P _{4q + 2,4r} , pixel P _{4q + 3,4r} ,
Pixel P _{4q, 4r + 1} , pixel P _{4q + 1,4r + 1} ... Pixel P _{4q + 3,4r + 3} (q, r = 0, 1, 2 ...) The pixel data of the figure is stored.

【００２１】そして、ピクセルプロセッサＸＰ_i は、上
述の図１に示すように、メモリＭ_iに１：１の関係で設
けられており、例えば上述のように画像メモリ２０を１
６分割したときは、その数は１６個となっている。そし
て、これらのピクセルプロセッサＸＰ₀ 〜ＸＰ₁₅が、画
像データ生成回路１５からのピクセルアドレスｘ、ｙに
基づいて自分が処理すべき画素データかを判別して、画
像データ生成回路１５からの画素データを入出力ポート
ＩＯ₁ を介して対応するメモリＭ₀ 〜Ｍ₁₅に互いに非同
期で書き込む制御を行うようになっている。The pixel processor XP _i is provided in the memory M _i in a 1: 1 relationship as shown in FIG. 1 described above.
When divided into 6, the number is 16. Then, these pixel processors XP _{0 to} XP ₁₅ determine whether or not the pixel data should be processed based on the pixel addresses x and y from the image data generation circuit 15, and the pixel data from the image data generation circuit 15 is determined. Is asynchronously written to the corresponding memories M _{0 to} M ₁₅ via the input / output port IO ₁ .

【００２２】一方、上述のフィルワークバッファＦＷ_i
に対しては、各ピクセルプロセッサＸＰ_i が、対応する
フィルワークバッファＦＷ_i に対する画素データの書込
を制御すると共に、フィルコマンドにおける読出では、
同一走査ライン上のピクセルプロセッサＸＰ_i が同期し
てメモリＭ_i からの画素データの読出を制御して、他の
ピクセルプロセッサＸＰ_i が管理するメモリＭ_i からの
画素データも同時に取り込み、これらの画素データに基
づいてフィルコマンドを実行するようになっている。具
体的には、例えば図２に示すように、ピクセルプロセッ
サＸＰ₀ 〜ＸＰ₃ がそれぞれ、同一走査ライン上のフィ
ルワークバッファＦＷ₀ 〜ＦＷ₃ からの連続する４ピク
セル分の画素データを取り込み、これらの画素データに
基づいて輪郭線の内部を塗りつぶす処理を行うようにな
っている。すなわち、各ピクセルプロセッサＸＰ_i は、
１走査ライン上において連続するｎピクセル毎に輪郭線
で表される図形の画素データを読み込み、これらの画素
データに基づいて輪郭線の内外を判断し、輪郭線内部を
塗りつぶすための画素データをメモリＭ_i に書き込む制
御を行うようになっている。なお、走査ラインが互い異
なるピクセルプロセッサＸＰ_i 間では、上述の画素デー
タの読み込み動作は、非同期に動作する。On the other hand, the fill work buffer FW _i described above is used.
For each, the pixel processor XP _i controls the writing of the pixel data to the corresponding fill work buffer FW _i , and in the reading in the fill command,
And controls the reading of pixel data from the memory M _i and pixel processor XP _i on the same scan line synchronization, also capture simultaneously the pixel data from the memory M _i to another pixel processor XP _i managed, these pixels The fill command is executed based on the data. Specifically, for example, as shown in FIG. 2, each of the pixel processors XP _{0 to} XP ₃ fetches pixel data of 4 consecutive pixels from the fill work buffers FW _{0 to} FW ₃ on the same scan line, and The inside of the contour line is filled based on the pixel data of. That is, each pixel processor XP _i
Pixel data of a figure represented by a contour line is read every n pixels continuous on one scanning line, the inside / outside of the contour line is judged based on these pixel data, and the pixel data for filling the inside of the contour line is stored in a memory. The control for writing to M _i is performed. The pixel data reading operation described above is performed asynchronously between the pixel processors XP _{i having} different scanning lines.

【００２３】さらに、各ピクセルプロセッサＸＰ_i は、
例えば画像メモリ２０内でのデータ転送を行うときは、
メモリＭ_i から入出力ポートＩＯ₁ を介して読み出した
画素データを、自分自身の番号ｉが若い順に入出力ポー
トＩＯ₂ を介してＴＢｕｓ１９に出力すると共に、画素
データの転送元のピクセルプロセッサＸＰ_j の番号ｊを
それぞれ求め、この番号ｊに基づいて、転送元のピクセ
ルプロセッサＸＰ_i からＴＢｕｓ１９及び入出力ポート
ＩＯ₂ を介して供給される画素データを受信し、この受
信した画素データを入出力ポートＩＯ₁ を介してメモリ
Ｍ_i に書き込む制御を行うようになっている。Further, each pixel processor XP _i is
For example, when performing data transfer within the image memory 20,
The pixel data read from the memory M _i via the input / output port IO ₁ is output to the TBus 19 via the input / output port IO _{2 in the} ascending order of its own number i, and the pixel processor XP _j of the transfer source of the pixel data is output. Of each of the pixel data supplied from the transfer source pixel processor XP _i through the TBus 19 and the input / output port IO ₂ , and receives the received pixel data from the input / output port. The control for writing to the memory M _i via IO ₁ is performed.

【００２４】一方、上記画像データ生成回路１５は、例
えば上述の図１に示すように、画像メモリ２０を１６分
割したときは、４個の画像データ生成器ＬＰ₀ 〜ＬＰ₃
からなり、ＳＰ１３からのコマンドを解読し、パラメー
タに応じて画素データ及びピクセルアドレスｘ、ｙをそ
れぞれ生成し、画像データ生成器ＬＰ₀ がピクセルプロ
セッサＸＰ₀ 〜ＸＰ₃ に生成した画素データ等を供給
し、画像データ生成器ＬＰ₁ がピクセルプロセッサＸＰ
₄ 〜ＸＰ₇ に画素データ等を供給し、画像データ生成器
ＬＰ₂ がピクセルプロセッサＸＰ₈ 〜ＸＰ₁₁に画素デー
タ等を供給し、画像データ生成器ＬＰ₃ がピクセルプロ
セッサＸＰ₁₂〜ＸＰ₁₅に画素データ等を供給するように
なっている。On the other hand, the image data generation circuit 15 has four image data generators LP _{0 to} LP ₃ when the image memory 20 is divided into 16 as shown in FIG.
The image data generator LP ₀ supplies the pixel data and the like generated by the image data generator LP ₀ to the pixel processors XP _{0 to} XP ₃ by decoding the command from the SP 13 and generating pixel data and pixel addresses x and y according to the parameters. Then, the image data generator LP ₁ becomes the pixel processor XP.
_{4 to} XP ₇ are supplied with pixel data and the like, the image data generator LP ₂ supplies pixel data and the like to pixel processors XP _{8 to} XP ₁₁ , and the image data generator LP ₃ is supplied to pixel processors XP _{12 to} XP ₁₅ with pixels. It supplies data and so on.

【００２５】なお、上述の画像メモリ装置１６及び画像
データ生成回路１５の構成は、上述の図１に示す画像メ
モリ２０を１６分割した構成に限定されるものではな
く、例えば画像メモリ２０を４（ｎ＝４、ｍ＝１）分割
するときは、例えば図３ａに示すように、１個の画像デ
ータ生成器ＬＰと４個のピクセルプロセッサＸＰ_i から
なる基本ユニットを１つ用いて、各ピクセルプロセッサ
ＸＰ₀ 〜ＸＰ₃ が、図３ｂに示すように、４分割された
画像メモリ２０の表示画面上での対応する各ピクセル
（対応するピクセルを数字で示している）に対する画素
データの読出及び書込をそれぞれ制御するようにしても
よい。The above-mentioned configurations of the image memory device 16 and the image data generation circuit 15 are not limited to the above-described configuration in which the image memory 20 shown in FIG. 1 is divided into 16 parts. (n = 4, m = 1) When dividing, for example, as shown in FIG. 3a, one pixel data generator LP and four pixel processors XP _i are used to form one basic unit for each pixel processor. XP _{0 to} XP ₃ read and write the pixel data with respect to each corresponding pixel (corresponding pixels are indicated by numbers) on the display screen of the image memory 20 divided into four as shown in FIG. 3b. May be controlled respectively.

【００２６】また、例えば画像メモリ２０を８（ｎ＝
４、ｍ＝２）分割するときは、例えば図３ｃに示すよう
に、上述の基本ユニットを２つ用いて、各ピクセルプロ
セッサＸＰ₀ 〜ＸＰ₇ が、図３ｄに示すように、８分割
された画像メモリ２０の表示画面上での対応する各ピク
セルに対する画素データの読出及び書込をそれぞれ制御
するようにしてもよい。Further, for example, the image memory 20 is set to 8 (n =
4, m = 2), for example, as shown in FIG. 3c, each of the pixel processors XP _{0 to} XP ₇ is divided into 8 as shown in FIG. 3d by using two basic units described above. The reading and writing of the pixel data for each corresponding pixel on the display screen of the image memory 20 may be controlled.

【００２７】また、例えば画像メモリ２０を３２（ｎ＝
４、ｍ＝８）分割するときは、例えば図４ａに示すよう
に、上述の基本ユニットを８個用いて、各ピクセルプロ
セッサＸＰ₀ 〜ＸＰ₃₁が、図４ｂに示すように、３２分
割された画像メモリ２０の表示画面上での対応する各ピ
クセルに対する画素データの読出及び書込をそれぞれ制
御するようにしてもよい。要するに、画像メモリ装置１
６は、表示画面の分解能に応じた画像メモリ２０を複数
に分割し、各ピクセルプロセッサＸＰ_i が分割された１
つのメモリＭ_i をそれぞれ制御するメモリインターリー
ブ方式のものであればよく、以下、画像メモリ２０を１
６分割した一具体例で説明を続ける。Further, for example, the image memory 20 is set to 32 (n =
4, m = 8), for example, as shown in FIG. 4A, each of the pixel processors XP _{0 to} XP ₃₁ is divided into 32 units as shown in FIG. The reading and writing of the pixel data for each corresponding pixel on the display screen of the image memory 20 may be controlled. In short, the image memory device 1
6 is an image memory 20 divided into a plurality of portions according to the resolution of the display screen, and each pixel processor XP _i is divided into 1
Any memory interleave method for controlling one of the memories M _i may be used.
The description will be continued with a specific example in which the data is divided into six.

【００２８】各フィルワークバッファＦＷ_i は、例えば
１ピクセルに対してそれぞれ１ビットの記憶容量を有
し、輪郭線で表される図形の画素データを表示画面の水
平方向に４ピクセルおきに離散的に記憶すると共に、そ
れらの値は、例えば輪郭線では「１」、輪郭線以外では
「０」となっている。そして、フィルコマンドにおい
て、ピクセルプロセッサＸＰ₀ 〜ＸＰ₃ は、フィルワー
クバッファＦＷ₀ 〜ＦＷ₃からの画素データ、すなわち
水平（走査）ライン上の連続する４ピクセル分の画素デ
ータを読み込み、ピクセルプロセッサＸＰ₄ 〜ＸＰ
₇ は、フィルワークバッファＦＷ₄ 〜ＦＷ₇ からその次
の水平ライン上の連続する４ピクセル分の画素データを
読み込み、ピクセルプロセッサＸＰ₈ 〜ＸＰ₁₁は、フィ
ルワークバッファＦＷ₈ 〜ＦＷ₁₁からさらに次の水平ラ
イン上の連続する４ピクセル分の画素データを読み込
み、ピクセルプロセッサＸＰ₁₂〜ＸＰ₁₅は、フィルワー
クバッファＦＷ₁₂〜ＦＷ₁₅からまたさらに次の水平ライ
ン上の連続する４ピクセル分の画素データを読み込み、
各ピクセルプロセッサＸＰ_i は、例えば図５ａに示すよ
うに、フィルコマンドによって指定された矩形領域４１
において、所謂エッジフラグフィル法により、走査ライ
ン上の左から右へ画素データが「１」であるピクセルを
探索して、最初の「１」が検出されると、塗りつぶしの
ための描画を行い（以下描画をオンという）、次の
「１」で描画をオフにし、以下「１」が検出される度に
オン、オフを繰り返して、輪郭線内部の塗りつぶしを行
う。Each fill work buffer FW _i has a storage capacity of 1 bit for each pixel, for example, and pixel data of a figure represented by a contour line is discretely distributed every 4 pixels in the horizontal direction of the display screen. The values are stored in, and their values are, for example, "1" for the contour line and "0" for other than the contour line. Then, the fill command, the pixel processor XP ₀ ~XP _3, pixel data from the fill work buffer FW ₀ ~FW _3, i.e. reads the four consecutive pixels of the pixel data of the horizontal (scanning) on a line, pixel processor XP ₄ ~ XP
₇ reads the four consecutive pixels of the pixel data on the next horizontal line from the fill work buffer FW ₄ ～FW _7, pixel processor XP ₈ ~XP ₁₁ further from the fill work buffer FW ₈ ~FW ₁₁ following Read pixel data for 4 consecutive pixels on the horizontal line of the pixel processor XP _{12 to} XP ₁₅ and the pixel processors XP _{12 to} XP ₁₅ read pixel data for 4 consecutive pixels on the next horizontal line from the fill work buffers FW _{12 to} FW _15. Read
Each pixel processor XP _i has a rectangular area 41 designated by a fill command, as shown in FIG.
In, in the so-called edge flag fill method, a pixel whose pixel data is “1” is searched from left to right on the scanning line, and when the first “1” is detected, drawing for filling is performed ( Hereinafter, the drawing is turned on), the drawing is turned off at the next "1", and each time "1" is detected, the drawing is turned on and off repeatedly to fill the inside of the contour line.

【００２９】具体的には、各ピクセルプロセッサＸＰ_i
のフィルコマンドを実行する回路の要部は、例えば図６
に示すように、上記フィルワークバッファＦＷ_i （ｉ＝
０、４、８、１２）からの画素データと後述する最終判
定点の判定結果の排他的論理和を求める排他的論理和ゲ
ート３１と、上記フィルワークバッファＦＷ_i （ｉ＝
１、５、９、１３）からの画素データと上記排他的論理
和ゲート３１の出力である判定結果の排他的論理和を求
める排他的論理和ゲート３２と、上記フィルワークバッ
ファＦＷ_i （ｉ＝２、６、１０、１４）からの画素デー
タと上記排他的論理和ゲート３２の出力である判定結果
の排他的論理和を求める排他的論理和ゲート３３と、上
記フィルワークバッファＦＷ_i （ｉ＝３、７、１１、１
５）からの画素データと上記排他的論理和ゲート３３の
出力である判定結果の排他的論理和を求める排他的論理
和ゲート３４と、該排他的論理和ゲート３４の出力であ
る最終判定点の判定結果を記憶するレジスタ３５と、上
記排他的論理和ゲート３１〜３４からの判定結果の１つ
を選択するセレクタ３６とから構成される。Specifically, each pixel processor XP _i
The main part of the circuit that executes the fill command in FIG.
, The fill work buffer FW _i (i =
0, 4, 8, 12) and the exclusive OR gate 31 for obtaining the exclusive OR of the determination result of the final determination point, which will be described later, and the fill work buffer FW _i (i =
1, 5, 9, 13) and the exclusive OR gate 32 for obtaining the exclusive OR of the pixel data from the exclusive OR gate 31 and the output of the exclusive OR gate 31, and the fill work buffer FW _i (i = 2, 6, 10, 14) and the exclusive OR gate 33 for obtaining the exclusive OR of the pixel data from the exclusive OR gate 32 and the output of the exclusive OR gate 32, and the fill work buffer FW _i (i = 3, 7, 11, 1
5) The exclusive OR gate 34 for obtaining the exclusive OR of the pixel data from 5) and the output of the exclusive OR gate 33, and the final determination point of the output of the exclusive OR gate 34. It is composed of a register 35 for storing the judgment result and a selector 36 for selecting one of the judgment results from the exclusive OR gates 31 to 34.

【００３０】そして、以上のように構成される回路に
は、１走査ラインにおいて連続するｎピクセル、例えば
４ピクセル分の画素データが供給され、すなわち排他的
論理和ゲート３１〜３４にそれぞれ４つのフィルワーク
バッファＦＷ_i からの画素データが供給されると共に、
レジスタ３５は、走査ラインの右端において「０」に初
期化されるようになっており、各排他的論理和ゲート３
１〜３４は、走査しているラインに輪郭線があり、いず
れかに最初の「１」が供給されると、「１」が供給され
た排他的論理和ゲートの出力及びそれに続く後段の排他
的論理和ゲートの出力が「０」から「１」に変化する。
また、このとき、レジスタ３５には「１」が記憶され
る。そして、次の４ピクセル分の画素データが全て
「０」のときは、全ての排他的論理和ゲート３１〜３４
の出力が「１」となる。この出力が「１」の状態は、排
他的論理和ゲート３１〜３４のいずれかに次の「１」が
供給されるまで維持し、次の「１」が供給された排他的
論理和ゲートの出力及び後段の排他的論理和ゲートの出
力が「１」から「０」に変化する。また、このとき、レ
ジスタ３５には「０」が記憶される。以下、４ピクセル
分の画素データが供給される度に上述の動作が、指定領
域４１全体を終了するまで繰り返される。The circuit configured as described above is supplied with pixel data for n consecutive pixels in one scan line, for example, 4 pixels, that is, four exclusive gates are provided to the exclusive OR gates 31 to 34, respectively. Pixel data from the work buffer FW _i is supplied,
The register 35 is adapted to be initialized to "0" at the right end of the scan line, and each exclusive OR gate 3
1 to 34 have contour lines in the scanning line, and when the first "1" is supplied to any one of them, the output of the exclusive OR gate to which "1" is supplied and the exclusion of the subsequent exclusive gate. The output of the logical OR gate changes from "0" to "1".
At this time, "1" is stored in the register 35. When the pixel data for the next four pixels are all "0", all the exclusive OR gates 31 to 34
Output becomes "1". The state in which this output is "1" is maintained until the next "1" is supplied to any of the exclusive OR gates 31 to 34, and the state of the exclusive OR gate to which the next "1" is supplied is maintained. The output and the output of the exclusive OR gate in the subsequent stage change from "1" to "0". Further, at this time, “0” is stored in the register 35. Every time the pixel data for four pixels is supplied, the above operation is repeated until the entire designated area 41 is completed.

【００３１】一方、セレクタ３６は、端子３７を介して
供給される設定信号により、ピクルプロセッサＸＰ₀ 〜
ＸＰ₃ では排他的論理和ゲート３１からの判定結果を選
択し、ピクセルプロセッサＸＰ₄ 〜ＸＰ₇ では排他的論
理和ゲート３２からの判定結果を選択し、ピクセルプロ
セッサＸＰ₈ 〜ＸＰ₁₁では排他的論理和ゲート３３から
の判定結果を選択しピクセルプロセッサＸＰ₁₂〜ＸＰ₁₅
では排他的論理和ゲート３４からの判定結果を選択する
ように設定されている。そして、セレクタ３６は、選択
した出力を、描画をオン、オフする判定信号として出力
する。On the other hand, the selector 36 receives the setting signal supplied through the terminal 37, and the pickle processors XP ₀ to XP ₀ to.
XP ₃ selects the judgment result from the exclusive OR gate 31, pixel processors XP _{4 to} XP ₇ select the judgment result from the exclusive OR gate 32, and pixel processors XP _{8 to} XP ₁₁ select the exclusive logic. The judgment result from the sum gate 33 is selected and the pixel processors XP _{12 to} XP ₁₅ are selected.
Is set so that the judgment result from the exclusive OR gate 34 is selected. Then, the selector 36 outputs the selected output as a determination signal for turning on / off the drawing.

【００３２】各ピクセルプロセッサＸＰ_i は、以上のよ
うにして得られる判定信号に基づいて、その値が「１」
のときは、現在走査しているピクセルが輪郭線の内側に
位置すると判断し、このピクセルに対して、例えばフィ
ルコマンドで設定された色の画素データをメモリＭ_i に
書き込む。この結果、例えば図５ｂに示すように、矩形
領域４１において、輪郭線の内部が塗りつぶされた画素
データがメモリＭ_i に記憶される。ところで、この塗り
つぶしは、上述の図形全体を所定の色で塗りつぶす所謂
ソリッド以外に、例えばハッチング等となるようにして
もよい。The value of each pixel processor XP _i is "1" based on the determination signal obtained as described above.
In this case, it is determined that the pixel currently being scanned is located inside the contour line, and the pixel data of the color set by the fill command, for example, is written in the memory M _i for this pixel. As a result, for example, as shown in FIG. 5B, in the rectangular area 41, the pixel data in which the inside of the outline is filled is stored in the memory M _i . By the way, the filling may be hatching or the like in addition to the so-called solid for filling the entire figure with a predetermined color.

【００３３】以上のように、この実施例では、ピクセル
プロセッサＸＰ_i が、輪郭線で表される図形の画素デー
タを記憶しているフィルワークバッファＦＷ_i から、同
一走査ライン上の連続する４ピクセル分の画素データを
読み込み、これらの画素データに基づいて輪郭線の内外
を判断し、輪郭線内部を塗りつぶすための画素データを
メモリＭ_i に書き込む制御をそれぞれ行うことにより、
メモリインターリーブ方式を採用していても、図形を塗
りつぶすフィルコマンドを実行することができる。As described above, in this embodiment, the pixel processor XP _i uses the fill work buffer FW _i that stores the pixel data of the figure represented by the contour line to generate four consecutive pixels on the same scan line. Minute pixel data is read, the inside / outside of the contour line is determined based on these pixel data, and the pixel data for filling the inside of the contour line is written in the memory M _i .
Even if the memory interleave method is adopted, the fill command for filling the figure can be executed.

【００３４】[0034]

【発明の効果】以上の説明でも明らかなように、制御手
段が、輪郭線で表される図形の画素データを記憶してい
る第２の記憶手段から、記憶されている画素データを１
走査ラインにおいて連続するｎ画素毎に読み出し、これ
らの画素データに基づいて輪郭線の内外を判断し、輪郭
線内部を塗りつぶすための画素データを第１の記憶手段
に書き込む制御をそれぞれ行うことにより、メモリイン
ターリーブ方式を採用していても、図形を塗りつぶすフ
ィルコマンドを実行することができる。As is apparent from the above description, the control means stores the stored pixel data from the second storage means which stores the pixel data of the figure represented by the contour line.
By reading out every n consecutive pixels in the scanning line, determining the inside / outside of the contour line based on these pixel data, and performing the control of writing the pixel data for filling the inside of the contour line into the first storage means, respectively. Even if the memory interleave method is adopted, the fill command for filling the figure can be executed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る画像描画装置を適用したグラフィ
ックスエンジンの回路構成を示す図である。FIG. 1 is a diagram showing a circuit configuration of a graphics engine to which an image drawing device according to the present invention is applied.

【図２】上記グラフィックスエンジンを構成するピクセ
ルプロセッサとフィルワークバッファの接続関係を示す
図である。FIG. 2 is a diagram showing a connection relationship between a pixel processor and a fill work buffer which form the graphics engine.

【図３】上記グラフィックスエンジンを構成する画像デ
ータ生成回路及び画像メモリ装置の他の具体的な回路構
成を示す図である。FIG. 3 is a diagram showing another specific circuit configuration of an image data generation circuit and an image memory device which constitute the graphics engine.

【図４】上記グラフィックスエンジンを構成する画像デ
ータ生成回路及び画像メモリ装置の他の具体的な回路構
成を示す図である。FIG. 4 is a diagram showing another specific circuit configuration of an image data generation circuit and an image memory device which form the graphics engine.

【図５】エッジフラグフィル法を説明するための図であ
る。FIG. 5 is a diagram for explaining an edge flag fill method.

【図６】上記ピクセルプロセッサＸＰ_i の要部の具体的
な回路構成を示す図である。FIG. 6 is a diagram showing a specific circuit configuration of a main part of the pixel processor XP _i .

【図７】ピクセルキャッシュ方式を採用した従来の画像
描画装置の要部の回路構成を示す図である。FIG. 7 is a diagram showing a circuit configuration of a main part of a conventional image drawing apparatus adopting a pixel cache system.

【図８】メモリインターリーブ方式を採用した従来の画
像描画装置の要部の回路構成を示す図である。FIG. 8 is a diagram showing a circuit configuration of a main part of a conventional image drawing apparatus adopting a memory interleave method.

【図９】上記メモリインターリーブ方式を採用した従来
の画像描画装置を構成する画像メモリの表示画面上での
ピクセルの位置を示す図である。FIG. 9 is a diagram showing positions of pixels on a display screen of an image memory which constitutes a conventional image drawing apparatus adopting the memory interleave method.

【図１０】上記メモリインターリーブ方式を採用した従
来の画像描画装置におけるメモリアクセスの原理を説明
するための図である。FIG. 10 is a diagram for explaining the principle of memory access in a conventional image drawing apparatus that employs the memory interleave method.

【符号の説明】[Explanation of symbols]

１６・・・画像メモリ装置 ＸＰ₀ 〜ＸＰ₁₅・・・ピクセルプロセッサ Ｍ₀ 〜Ｍ₁₅・・・メモリ ＦＷ₀ 〜ＦＷ₁₅・・・フィルワークバッファ16 ... image memory apparatus XP ₀ ~XP ₁₅ ··· pixel processor M ₀ ~M ₁₅ ... memory FW ₀ ~FW ₁₅ ··· fill work buffer

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 表示画面の分解能に対応した記憶容量を
走査方向においてｎ（ｎ＝２、３、４・・・）分割した
記憶容量をそれぞれ有し、画素データをそれぞれ記憶す
るｎ個の第１の記憶手段と、 輪郭線で表される図形の画素データを記憶すると共に、
記憶している画素データを、１走査ラインにおいて連続
するｎ画素毎に出力する第２の記憶手段と、 該第２の記憶手段からｎ画素毎に読み出された画素デー
タに基づいて輪郭線の内外を判断し、輪郭線内部を塗り
つぶすための画素データを上記第１の記憶手段に書き込
む制御をそれぞれ行うｎ個の制御手段とを備えることを
特徴とする画像描画装置。1. A storage capacity corresponding to a resolution of a display screen is divided into n (n = 2, 3, 4, ...) In a scanning direction, and each of the n storage capacity stores pixel data. 1 storing means, and storing the pixel data of the figure represented by the contour line,
Second storage means for outputting the stored pixel data for every n pixels consecutive in one scanning line, and a contour line based on the pixel data read for every n pixels from the second storage means. An image drawing apparatus, comprising: n control means for controlling inside / outside and respectively writing pixel data for filling the inside of the contour into the first storage means.