JPH05292116A - 入力バッファ型ａｔｍスイッチの制御回路 - Google Patents
入力バッファ型ａｔｍスイッチの制御回路Info
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- JPH05292116A JPH05292116A JP9126892A JP9126892A JPH05292116A JP H05292116 A JPH05292116 A JP H05292116A JP 9126892 A JP9126892 A JP 9126892A JP 9126892 A JP9126892 A JP 9126892A JP H05292116 A JPH05292116 A JP H05292116A
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- input
- transmission
- time
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 出力ポートでのセル競合を回避する入力バッ
ファ型ＡＴＭスイッチの制御回路に関し、高速の入力ポ
ートにも容易に対応でき、かつ各回路の処理時間や各回
路間の信号伝搬遅延時間のばらつきに柔軟に対応できる
ことを目的とする。 【構成】 ＦＩＦＯメモリの先頭から複数のセルの宛先
を読み取る手段と、ＦＩＦＯメモリからのセル送出をセ
ル時間ごとに予約管理するテーブルと、各セルの宛先情
報を含むセル送出要求信号を送出し、それに対するセル
送出時刻を含む応答信号を受信し、さらにテーブルを参
照して指定されたセル送出時刻にＦＩＦＯメモリからの
セル送出を予約するとともに、その時刻にＦＩＦＯメモ
リからセルを送出させる制御手段とを備え、各セルの送
出要求信号を送出後、セル送出を行うまでの一連の処理
が終了する前に、次のセルの送出要求信号を送出する。
ファ型ＡＴＭスイッチの制御回路に関し、高速の入力ポ
ートにも容易に対応でき、かつ各回路の処理時間や各回
路間の信号伝搬遅延時間のばらつきに柔軟に対応できる
ことを目的とする。 【構成】 ＦＩＦＯメモリの先頭から複数のセルの宛先
を読み取る手段と、ＦＩＦＯメモリからのセル送出をセ
ル時間ごとに予約管理するテーブルと、各セルの宛先情
報を含むセル送出要求信号を送出し、それに対するセル
送出時刻を含む応答信号を受信し、さらにテーブルを参
照して指定されたセル送出時刻にＦＩＦＯメモリからの
セル送出を予約するとともに、その時刻にＦＩＦＯメモ
リからセルを送出させる制御手段とを備え、各セルの送
出要求信号を送出後、セル送出を行うまでの一連の処理
が終了する前に、次のセルの送出要求信号を送出する。
Description
【０００１】
【産業上の利用分野】本発明は、セルがＡＴＭ多重され
た複数の入出力ポートを収容し、入力セルをその宛先の
出力ポートにルーチングするＡＴＭスイッチの中で、入
力ポート側にセル送出待ち合わせ用のバッファを配置し
た入力バッファ型ＡＴＭスイッチにおいて、バッファか
らセルを送出する前にそのセルが宛先の出力ポートに送
出可能か否かをチェックし、出力ポートでのセル競合を
回避する入力バッファ型ＡＴＭスイッチの制御回路に関
する。
た複数の入出力ポートを収容し、入力セルをその宛先の
出力ポートにルーチングするＡＴＭスイッチの中で、入
力ポート側にセル送出待ち合わせ用のバッファを配置し
た入力バッファ型ＡＴＭスイッチにおいて、バッファか
らセルを送出する前にそのセルが宛先の出力ポートに送
出可能か否かをチェックし、出力ポートでのセル競合を
回避する入力バッファ型ＡＴＭスイッチの制御回路に関
する。
【０００２】
【従来の技術】入力バッファ型ＡＴＭスイッチでは、複
数の入力ポートから同時に１つの出力ポートにセルの送
出要求が出されること（出力ポートでのセル競合）があ
るので、セルの送出に先立って競合制御が必要となる。
ここで、従来から知られている競合制御方法のうち、ま
ずスケジューリング制御方法について説明する。
数の入力ポートから同時に１つの出力ポートにセルの送
出要求が出されること（出力ポートでのセル競合）があ
るので、セルの送出に先立って競合制御が必要となる。
ここで、従来から知られている競合制御方法のうち、ま
ずスケジューリング制御方法について説明する。
【０００３】図６は、従来のスケジューリング制御を適
用した入力バッファ型ＡＴＭスイッチの構成例を示すブ
ロック図である。図において、入力ポート６１1 〜６１
3 には宛先の異なるセルが時分割多重で到着する。各入
力ポートに到着したセルは、順次、入力ＦＩＦＯ（Firs
t-In First-Out）６２1 〜６２3 に蓄積されて待ち合わ
せが行われる。入力制御部６３1〜６３3 は、制御リン
ク６４1 〜６４3 を介して接続される共通制御部６５に
よって制御され、各入力ＦＩＦＯからのセル送出を制御
する。各入力ＦＩＦＯから送出されたセルはそれぞれセ
ル送出メモリ６６1 〜６６3 に入力され、共通制御部６
５における競合制御によって指定されたセル送出時刻に
対応するアドレスに書き込まれ、その時刻まで待ち合わ
せが行われる。空間スイッチ回路６７は、各セル送出メ
モリから所定の時刻で読み出されたセルを取り込み、そ
の宛先情報に対応する出力ポート６８1 〜６８3 に送出
する。各出力ポートには、それぞれの宛先に対応するセ
ルが時分割多重されて取り出される。
用した入力バッファ型ＡＴＭスイッチの構成例を示すブ
ロック図である。図において、入力ポート６１1 〜６１
3 には宛先の異なるセルが時分割多重で到着する。各入
力ポートに到着したセルは、順次、入力ＦＩＦＯ（Firs
t-In First-Out）６２1 〜６２3 に蓄積されて待ち合わ
せが行われる。入力制御部６３1〜６３3 は、制御リン
ク６４1 〜６４3 を介して接続される共通制御部６５に
よって制御され、各入力ＦＩＦＯからのセル送出を制御
する。各入力ＦＩＦＯから送出されたセルはそれぞれセ
ル送出メモリ６６1 〜６６3 に入力され、共通制御部６
５における競合制御によって指定されたセル送出時刻に
対応するアドレスに書き込まれ、その時刻まで待ち合わ
せが行われる。空間スイッチ回路６７は、各セル送出メ
モリから所定の時刻で読み出されたセルを取り込み、そ
の宛先情報に対応する出力ポート６８1 〜６８3 に送出
する。各出力ポートには、それぞれの宛先に対応するセ
ルが時分割多重されて取り出される。
【０００４】このような構成の入力バッファ型ＡＴＭス
イッチにおける競合制御動作について、以下に説明す
る。入力ポート６１に到着したセルが入力ＦＩＦＯ６２
に蓄積されると、入力制御部６３はその宛先の出力ポー
トへのセル送出に先立って、まず先頭セルの宛先の出力
ポート番号をチェックし、その宛先番号を含むセル送出
要求信号を制御リンク６４を介して共通制御部６５に送
出する。共通制御部６５は、そのセルの宛先となる出力
ポートに送出可能な時刻を計算し、各セルに割り当て
る。入力制御部６３は、送出要求を出したセルの送出時
刻の指定を共通制御部６５から受けると、指定された送
出時刻にそのセルが送出可能か否かをチェックする。こ
のとき、セル送出が可能であれば、その時刻に読み出さ
れるようにセル送出メモリ６６の対応するアドレスにそ
のセルを書き込む。セル送出メモリ６６では、各アドレ
スのデータ（セル）を順に読み出すことにより、各セル
は指定された時刻で読み出され、空間スイッチ回路６７
を介して対応する宛先の出力ポート６８に転送され、競
合が回避される。
イッチにおける競合制御動作について、以下に説明す
る。入力ポート６１に到着したセルが入力ＦＩＦＯ６２
に蓄積されると、入力制御部６３はその宛先の出力ポー
トへのセル送出に先立って、まず先頭セルの宛先の出力
ポート番号をチェックし、その宛先番号を含むセル送出
要求信号を制御リンク６４を介して共通制御部６５に送
出する。共通制御部６５は、そのセルの宛先となる出力
ポートに送出可能な時刻を計算し、各セルに割り当て
る。入力制御部６３は、送出要求を出したセルの送出時
刻の指定を共通制御部６５から受けると、指定された送
出時刻にそのセルが送出可能か否かをチェックする。こ
のとき、セル送出が可能であれば、その時刻に読み出さ
れるようにセル送出メモリ６６の対応するアドレスにそ
のセルを書き込む。セル送出メモリ６６では、各アドレ
スのデータ（セル）を順に読み出すことにより、各セル
は指定された時刻で読み出され、空間スイッチ回路６７
を介して対応する宛先の出力ポート６８に転送され、競
合が回避される。
【０００５】図７は、従来の入力バッファ型ＡＴＭスイ
ッチに用いられる入力制御部６３の構成例を示すブロッ
ク図である。図において、入力制御部６３は、入力ＦＩ
ＦＯ６２および制御リンク６４を介して共通制御部６５
に接続される入力制御回路７１と、入力制御回路７１に
接続されてセル送出メモリ６６からのセル送出状況を管
理するセル送出テーブル７２とにより構成される。
ッチに用いられる入力制御部６３の構成例を示すブロッ
ク図である。図において、入力制御部６３は、入力ＦＩ
ＦＯ６２および制御リンク６４を介して共通制御部６５
に接続される入力制御回路７１と、入力制御回路７１に
接続されてセル送出メモリ６６からのセル送出状況を管
理するセル送出テーブル７２とにより構成される。
【０００６】入力制御回路７１は、入力ＦＩＦＯ６２の
先頭セルの宛先を取り込み、その宛先番号を含むセル
送出要求信号を生成して制御リンク６４を介して共通制
御部６５に送出する。また、共通制御部６５から制御リ
ンク６４を介してセル送出時刻が通知されると、指定さ
れた送出時刻にそのセルが送出可能か否かをセル送出テ
ーブル７２を参照してチェックする。このとき、セル送
出が可能であれば、セル送出テーブル７２を予約状態に
変更し、シフトアウト制御信号により入力ＦＩＦＯ６
２をシフトさせるとともに、出力された先頭セルをセル
送出メモリ６６の対応するアドレスに書き込む。
先頭セルの宛先を取り込み、その宛先番号を含むセル
送出要求信号を生成して制御リンク６４を介して共通制
御部６５に送出する。また、共通制御部６５から制御リ
ンク６４を介してセル送出時刻が通知されると、指定さ
れた送出時刻にそのセルが送出可能か否かをセル送出テ
ーブル７２を参照してチェックする。このとき、セル送
出が可能であれば、セル送出テーブル７２を予約状態に
変更し、シフトアウト制御信号により入力ＦＩＦＯ６
２をシフトさせるとともに、出力された先頭セルをセル
送出メモリ６６の対応するアドレスに書き込む。
【０００７】次に、他の競合制御方法として３フェーズ
アルゴリズムについて説明する。この３フェーズアルゴ
リズムを適用した入力バッファ型ＡＴＭスイッチでは、
図６に示す構成において、共通制御部６５における競合
制御によって指定されたセル送出時刻まで待ち合わせる
セル送出メモリ６６1 〜６６3 が不要となる。以下、便
宜的に図６を参照して３フェーズアルゴリズムの競合制
御動作について説明する。
アルゴリズムについて説明する。この３フェーズアルゴ
リズムを適用した入力バッファ型ＡＴＭスイッチでは、
図６に示す構成において、共通制御部６５における競合
制御によって指定されたセル送出時刻まで待ち合わせる
セル送出メモリ６６1 〜６６3 が不要となる。以下、便
宜的に図６を参照して３フェーズアルゴリズムの競合制
御動作について説明する。
【０００８】入力ポート６１に到着したセルが入力ＦＩ
ＦＯ６２に蓄積されると、入力制御部６３は、先頭セル
の宛先の出力ポート番号をチェックし、その宛先番号を
含むセル送出要求信号を制御リンク６４を介して共通制
御部６５に送出する。共通制御部６５は、１つの出力ポ
ートに複数の入力ポートからセル送出要求があると、そ
の出力ポートでのセル衝突を防ぐために、１つの入力ポ
ートのみに送出許可を与える。入力制御部６３は、共通
制御部６５から送出許可を受けると入力ＦＩＦＯ６２か
らそのスロットにセルを送出させ、送出許可が得られな
かった場合にはその後のスロットで再度、送出要求を行
う。このような処理シーケンスにより、スケジューリン
グ制御方法と同様の競合制御が可能になっている。
ＦＯ６２に蓄積されると、入力制御部６３は、先頭セル
の宛先の出力ポート番号をチェックし、その宛先番号を
含むセル送出要求信号を制御リンク６４を介して共通制
御部６５に送出する。共通制御部６５は、１つの出力ポ
ートに複数の入力ポートからセル送出要求があると、そ
の出力ポートでのセル衝突を防ぐために、１つの入力ポ
ートのみに送出許可を与える。入力制御部６３は、共通
制御部６５から送出許可を受けると入力ＦＩＦＯ６２か
らそのスロットにセルを送出させ、送出許可が得られな
かった場合にはその後のスロットで再度、送出要求を行
う。このような処理シーケンスにより、スケジューリン
グ制御方法と同様の競合制御が可能になっている。
【０００９】なお、入力制御部６３では、当然にセル送
出メモリ６６からのセル送出状況を管理するセル送出テ
ーブル７２が不要となり、そのための処理時間も不要と
なる。
出メモリ６６からのセル送出状況を管理するセル送出テ
ーブル７２が不要となり、そのための処理時間も不要と
なる。
【００１０】
【発明が解決しようとする課題】ところで、従来の入力
バッファ型ＡＴＭスイッチにおける入力制御部６３の一
連の動作は、１セル時間内にすべてを完了する必要があ
る。したがって、高速の入力ポートに対しては各回路の
動作速度を大きくする必要があった。すなわち、高速信
号に対応するためには高速の回路素子が必要となり、消
費電力の増大が避けられなかった。
バッファ型ＡＴＭスイッチにおける入力制御部６３の一
連の動作は、１セル時間内にすべてを完了する必要があ
る。したがって、高速の入力ポートに対しては各回路の
動作速度を大きくする必要があった。すなわち、高速信
号に対応するためには高速の回路素子が必要となり、消
費電力の増大が避けられなかった。
【００１１】また、高速処理に際しては、各回路間の信
号伝搬遅延時間も問題になることがある。その場合に
は、各回路間の配線長などを極力短くして信号伝搬遅延
時間を小さくする必要が生じる。しかし、このような配
線長による信号伝搬遅延時間を考慮すると回路設計が著
しく複雑化する。
号伝搬遅延時間も問題になることがある。その場合に
は、各回路間の配線長などを極力短くして信号伝搬遅延
時間を小さくする必要が生じる。しかし、このような配
線長による信号伝搬遅延時間を考慮すると回路設計が著
しく複雑化する。
【００１２】本発明は、高速の入力ポートにも容易に対
応でき、かつ各回路の処理時間や各回路間の信号伝搬遅
延時間のばらつきに柔軟に対応することができる入力バ
ッファ型ＡＴＭスイッチの制御回路を提供することを目
的とする。
応でき、かつ各回路の処理時間や各回路間の信号伝搬遅
延時間のばらつきに柔軟に対応することができる入力バ
ッファ型ＡＴＭスイッチの制御回路を提供することを目
的とする。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、宛先の異なるＡＴＭセルが時分割多重された入力セ
ルをＦＩＦＯメモリに蓄積し、スケジューリング制御に
よって入出力ポート間のセルのルーチング処理を行う入
力バッファ型ＡＴＭスイッチにおいて、ＦＩＦＯメモリ
の先頭から複数のセルの宛先を読み取る手段と、ＦＩＦ
Ｏメモリからのセル送出をセル時間ごとに予約管理する
テーブルと、各セルの宛先情報を含むセル送出要求信号
を送出し、それに対するセル送出時刻を含む応答信号を
受信し、さらにテーブルを参照して指定されたセル送出
時刻にＦＩＦＯメモリからのセル送出を予約するととも
に、その時刻にＦＩＦＯメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する構成である。
は、宛先の異なるＡＴＭセルが時分割多重された入力セ
ルをＦＩＦＯメモリに蓄積し、スケジューリング制御に
よって入出力ポート間のセルのルーチング処理を行う入
力バッファ型ＡＴＭスイッチにおいて、ＦＩＦＯメモリ
の先頭から複数のセルの宛先を読み取る手段と、ＦＩＦ
Ｏメモリからのセル送出をセル時間ごとに予約管理する
テーブルと、各セルの宛先情報を含むセル送出要求信号
を送出し、それに対するセル送出時刻を含む応答信号を
受信し、さらにテーブルを参照して指定されたセル送出
時刻にＦＩＦＯメモリからのセル送出を予約するととも
に、その時刻にＦＩＦＯメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する構成である。
【００１４】請求項２に記載の発明は、宛先の異なるＡ
ＴＭセルが時分割多重された入力セルをＦＩＦＯメモリ
に蓄積し、３フェーズアルゴリズムによって入出力ポー
ト間のセルのルーチング処理を行う入力バッファ型ＡＴ
Ｍスイッチにおいて、ＦＩＦＯメモリの先頭から複数の
セルの宛先を読み取る手段と、各セルの宛先情報を含む
セル送出要求信号を送出し、それに対する送出許可を含
む応答信号を受信し、その送出許可によってＦＩＦＯメ
モリから対応するセルを送出させる制御手段とを備え、
各セルの送出要求信号を送出後、セル送出を行うまでの
一連の処理が終了する前に、次のセルの送出要求信号を
送出する構成である。
ＴＭセルが時分割多重された入力セルをＦＩＦＯメモリ
に蓄積し、３フェーズアルゴリズムによって入出力ポー
ト間のセルのルーチング処理を行う入力バッファ型ＡＴ
Ｍスイッチにおいて、ＦＩＦＯメモリの先頭から複数の
セルの宛先を読み取る手段と、各セルの宛先情報を含む
セル送出要求信号を送出し、それに対する送出許可を含
む応答信号を受信し、その送出許可によってＦＩＦＯメ
モリから対応するセルを送出させる制御手段とを備え、
各セルの送出要求信号を送出後、セル送出を行うまでの
一連の処理が終了する前に、次のセルの送出要求信号を
送出する構成である。
【００１５】
【作用】本発明は、各セルに関する送出制御処理が終了
する前に、次のセルに関する送出制御を開始することに
より、各セルごとの送出制御処理を並列的に進める。こ
れにより、各セルの送出制御処理を１セル期間内で終了
させる必要がなくなり、それぞれ独立した制御系をとる
ことができるので、高速の入力ポートについても容易に
対応することができる。また、複数のセルに対する送出
制御処理を並列的に行うことにより全体の処理時間に余
裕ができ、各処理時間や信号伝搬時間に多少の変動があ
っても十分に吸収することができる。
する前に、次のセルに関する送出制御を開始することに
より、各セルごとの送出制御処理を並列的に進める。こ
れにより、各セルの送出制御処理を１セル期間内で終了
させる必要がなくなり、それぞれ独立した制御系をとる
ことができるので、高速の入力ポートについても容易に
対応することができる。また、複数のセルに対する送出
制御処理を並列的に行うことにより全体の処理時間に余
裕ができ、各処理時間や信号伝搬時間に多少の変動があ
っても十分に吸収することができる。
【００１６】
【実施例】まず、スケジューリング制御を適用した入力
バッファ型ＡＴＭスイッチに用いる本発明制御回路の実
施例について説明する。
バッファ型ＡＴＭスイッチに用いる本発明制御回路の実
施例について説明する。
【００１７】図１は、第一実施例構成を示すブロック図
である。図において、本実施例の制御回路では、複数の
セルの宛先を読み取る手段として、先頭セルと次のセル
の一方または両方を読み出せるタップ付きの入力ＦＩＦ
Ｏ１０を用いる。入力ＦＩＦＯ１０の２つのタップに
は、入力制御回路１１および先頭の２つのセルの一方を
選択するセレクタ１２が接続され、セレクタ１２の出力
にセル送出メモリ６６が接続される。入力制御回路１１
には、さらに制御リンク６４を介して共通制御部６５
と、セル送出メモリ６６からのセル送出状況を管理する
セル送出テーブル１３とが接続され、入力ＦＩＦＯ１０
に読み出しを制御する制御信号を送出する構成である。
である。図において、本実施例の制御回路では、複数の
セルの宛先を読み取る手段として、先頭セルと次のセル
の一方または両方を読み出せるタップ付きの入力ＦＩＦ
Ｏ１０を用いる。入力ＦＩＦＯ１０の２つのタップに
は、入力制御回路１１および先頭の２つのセルの一方を
選択するセレクタ１２が接続され、セレクタ１２の出力
にセル送出メモリ６６が接続される。入力制御回路１１
には、さらに制御リンク６４を介して共通制御部６５
と、セル送出メモリ６６からのセル送出状況を管理する
セル送出テーブル１３とが接続され、入力ＦＩＦＯ１０
に読み出しを制御する制御信号を送出する構成である。
【００１８】すなわち、本実施例構成の特徴は、入力Ｆ
ＩＦＯ１０が先頭セルと次のセルの一方または両方を読
み出せる構造であることと、入力制御回路１１が複数の
セルの宛先について共通制御部６５に同時にアクセスで
きる点にある。
ＩＦＯ１０が先頭セルと次のセルの一方または両方を読
み出せる構造であることと、入力制御回路１１が複数の
セルの宛先について共通制御部６５に同時にアクセスで
きる点にある。
【００１９】以下、図２を参照して、従来回路の制御動
作例と、本発明回路の第一制御動作例について説明す
る。なお、上段は従来回路の制御動作例であり、下段は
本発明回路の制御動作例である。
作例と、本発明回路の第一制御動作例について説明す
る。なお、上段は従来回路の制御動作例であり、下段は
本発明回路の制御動作例である。
【００２０】従来のセルの送出制御は、入力制御回路
７１がセルの宛先を読み取り、セル送出要求信号を生成
する処理時間ａ11、入力制御部６３から共通制御部６５
へのセル送出要求信号の伝搬時間ｂ11、共通制御部６５
におけるセル送出時刻の計算のための処理時間ａ21、共
通制御部６５から入力制御部６３への応答信号の伝搬時
間ｂ21、入力制御回路７１がセル送出テーブル７２を参
照・変更する処理時間ａ31、入力制御部６３から入力Ｆ
ＩＦＯ６２への制御信号の伝搬時間ｂ31、入力ＦＩＦＯ
６２からセルを読み出す処理時間ａ41が必要であった。
次のセルについても同様である。このように、従来の
スケジューリング制御では、１つずつのセルについて、
セルの宛先の解読、セル送出要求信号の送信、応答信号
（セル送出時刻）の受信、セル送出テーブルのチェッ
ク、入力ＦＩＦＯからのセル送出処理を順番に行ってい
た。したがって、各処理の間にそれぞれ信号伝搬時間が
必要であり、しかも各セル期間ごとに、それらの一連の
処理を終了させる必要があった。
７１がセルの宛先を読み取り、セル送出要求信号を生成
する処理時間ａ11、入力制御部６３から共通制御部６５
へのセル送出要求信号の伝搬時間ｂ11、共通制御部６５
におけるセル送出時刻の計算のための処理時間ａ21、共
通制御部６５から入力制御部６３への応答信号の伝搬時
間ｂ21、入力制御回路７１がセル送出テーブル７２を参
照・変更する処理時間ａ31、入力制御部６３から入力Ｆ
ＩＦＯ６２への制御信号の伝搬時間ｂ31、入力ＦＩＦＯ
６２からセルを読み出す処理時間ａ41が必要であった。
次のセルについても同様である。このように、従来の
スケジューリング制御では、１つずつのセルについて、
セルの宛先の解読、セル送出要求信号の送信、応答信号
（セル送出時刻）の受信、セル送出テーブルのチェッ
ク、入力ＦＩＦＯからのセル送出処理を順番に行ってい
た。したがって、各処理の間にそれぞれ信号伝搬時間が
必要であり、しかも各セル期間ごとに、それらの一連の
処理を終了させる必要があった。
【００２１】一方、第一制御動作例では、２つのセル
，について同時に各処理を行う。したがって、入力
制御回路１１から共通制御部６５へのセル送出要求信号
の伝搬時間ｂ1 、共通制御部６５から入力制御回路１１
への応答信号の伝搬時間ｂ2 、入力制御回路１１から入
力ＦＩＦＯ１０への制御信号の伝搬時間ｂ3 は、それぞ
れ２セル分を一緒にすることができるのでほぼ半減す
る。すなわち、２つのセル，について、入力制御回
路１１がそれらの宛先を読み取り、各セル送出要求信号
を生成する処理時間ａ11，ａ12、共通制御部６５におけ
るセル送出時刻の計算のための処理時間ａ21，ａ22、入
力制御回路１１がセル送出テーブル１３を参照・変更す
る処理時間ａ31，ａ32、入力ＦＩＦＯ１０から２つのセ
ルを読み出す処理時間ａ41，ａ42がそれぞれ合算される
場合でも、信号の伝搬時間の削減によって全体の時間を
短縮することができる。
，について同時に各処理を行う。したがって、入力
制御回路１１から共通制御部６５へのセル送出要求信号
の伝搬時間ｂ1 、共通制御部６５から入力制御回路１１
への応答信号の伝搬時間ｂ2 、入力制御回路１１から入
力ＦＩＦＯ１０への制御信号の伝搬時間ｂ3 は、それぞ
れ２セル分を一緒にすることができるのでほぼ半減す
る。すなわち、２つのセル，について、入力制御回
路１１がそれらの宛先を読み取り、各セル送出要求信号
を生成する処理時間ａ11，ａ12、共通制御部６５におけ
るセル送出時刻の計算のための処理時間ａ21，ａ22、入
力制御回路１１がセル送出テーブル１３を参照・変更す
る処理時間ａ31，ａ32、入力ＦＩＦＯ１０から２つのセ
ルを読み出す処理時間ａ41，ａ42がそれぞれ合算される
場合でも、信号の伝搬時間の削減によって全体の時間を
短縮することができる。
【００２２】しかも、２セル分の処理を２セル期間以内
に終了すればよいので、各処理時間や各信号伝搬時間に
多少の変動があっても、従来法に比べて柔軟に対応する
ことができる。
に終了すればよいので、各処理時間や各信号伝搬時間に
多少の変動があっても、従来法に比べて柔軟に対応する
ことができる。
【００２３】図３は、第二実施例構成を示すブロック図
である。なお、本実施例の制御回路は機能的には第一実
施例と同等であるが、第一実施例ではタップ付きの入力
ＦＩＦＯ１０を用いていた構成に対して、本実施例では
通常のＦＩＦＯの利用を可能にした構成例である。
である。なお、本実施例の制御回路は機能的には第一実
施例と同等であるが、第一実施例ではタップ付きの入力
ＦＩＦＯ１０を用いていた構成に対して、本実施例では
通常のＦＩＦＯの利用を可能にした構成例である。
【００２４】図において、入力ＦＩＦＯ６２の出力に
は、セレクタ３１を介して１セル分のバッファ３２1 ，
３２2 が接続される。各バッファから出力されるセルの
宛先は、入力制御回路３３に入力され、またセルはセレ
クタ３４を介してセル送出メモリ６６に送出される。入
力制御回路３３には、さらに制御リンク６４を介して共
通制御部６５と、セル送出メモリ６６からのセル送出状
況を管理するセル送出テーブル３５とが接続され、入力
ＦＩＦＯ６２に読み出しを制御する制御信号と、各セレ
クタ３１，３４に選択動作を制御する制御信号を送出す
る構成である。
は、セレクタ３１を介して１セル分のバッファ３２1 ，
３２2 が接続される。各バッファから出力されるセルの
宛先は、入力制御回路３３に入力され、またセルはセレ
クタ３４を介してセル送出メモリ６６に送出される。入
力制御回路３３には、さらに制御リンク６４を介して共
通制御部６５と、セル送出メモリ６６からのセル送出状
況を管理するセル送出テーブル３５とが接続され、入力
ＦＩＦＯ６２に読み出しを制御する制御信号と、各セレ
クタ３１，３４に選択動作を制御する制御信号を送出す
る構成である。
【００２５】本実施例においても、図２の下段に示す第
一制御動作例をそのまま適用することができる。すなわ
ち、最初に入力ＦＩＦＯ６２の２セルが、セレクタ３１
を介して順番にバッファ３２1 ，３２2 に書き込まれ、
各セルの宛先が入力制御回路３３に読み取られ、制御リ
ンク６４を介して共通制御部６５に送出される。また、
入力制御回路３３は、各セルのセル送出時刻を応答信号
として受信し、セル送出テーブル３５を参照・変更す
る。この結果、セレクタ３４を制御して送出可能となっ
たバッファ３２を選択してそのセルをセル送出メモリ６
６へ送出するとともに、そのバッファ３２にセレクタ３
１を制御して新たなセルを入力ＦＩＦＯ６２から取り込
む。以後、同じ処理を繰り返す。このように、本実施例
では出力が１つの通常のＦＩＦＯを用いることができ、
入力ＦＩＦＯの構造を簡単にすることができる。
一制御動作例をそのまま適用することができる。すなわ
ち、最初に入力ＦＩＦＯ６２の２セルが、セレクタ３１
を介して順番にバッファ３２1 ，３２2 に書き込まれ、
各セルの宛先が入力制御回路３３に読み取られ、制御リ
ンク６４を介して共通制御部６５に送出される。また、
入力制御回路３３は、各セルのセル送出時刻を応答信号
として受信し、セル送出テーブル３５を参照・変更す
る。この結果、セレクタ３４を制御して送出可能となっ
たバッファ３２を選択してそのセルをセル送出メモリ６
６へ送出するとともに、そのバッファ３２にセレクタ３
１を制御して新たなセルを入力ＦＩＦＯ６２から取り込
む。以後、同じ処理を繰り返す。このように、本実施例
では出力が１つの通常のＦＩＦＯを用いることができ、
入力ＦＩＦＯの構造を簡単にすることができる。
【００２６】以上の説明では、複数のセル（図２に示す
第一制御動作例では２セル）についての処理を続けて行
う例を示したが、１セルずつ処理を分離し、かつ前セル
についての処理が終了する前に並列に（パイプライン
で）処理を開始させても同様である。なお、この制御動
作を実現する回路は、図１および図３に示す各実施例構
成において、入力制御回路１１，３３の制御アルゴリズ
ムを変更するだけで、基本的にはその他の構成はそのま
ま用いることができる。その第二制御動作例を図４に示
す。
第一制御動作例では２セル）についての処理を続けて行
う例を示したが、１セルずつ処理を分離し、かつ前セル
についての処理が終了する前に並列に（パイプライン
で）処理を開始させても同様である。なお、この制御動
作を実現する回路は、図１および図３に示す各実施例構
成において、入力制御回路１１，３３の制御アルゴリズ
ムを変更するだけで、基本的にはその他の構成はそのま
ま用いることができる。その第二制御動作例を図４に示
す。
【００２７】セルの宛先を読み取り、セル送出要求信
号を生成する処理時間ａ11、入力制御回路１１，３３か
ら共通制御部６５へのセル送出要求信号の伝搬時間
ｂ11、共通制御部６５におけるセル送出時刻の計算のた
めの処理時間ａ21、共通制御部６５から入力制御回路１
１，３３への応答信号の伝搬時間ｂ21、入力制御回路１
１がセル送出テーブル１３，３５を参照・変更する処理
時間ａ31、入力制御回路１１，３３から入力ＦＩＦＯ１
０，６２への制御信号の伝搬時間ｂ31、入力ＦＩＦＯ１
０，６２からセルを読み出す処理時間ａ41は、従来回路
の制御動作例と同様であり、またセル，についても
同様である。
号を生成する処理時間ａ11、入力制御回路１１，３３か
ら共通制御部６５へのセル送出要求信号の伝搬時間
ｂ11、共通制御部６５におけるセル送出時刻の計算のた
めの処理時間ａ21、共通制御部６５から入力制御回路１
１，３３への応答信号の伝搬時間ｂ21、入力制御回路１
１がセル送出テーブル１３，３５を参照・変更する処理
時間ａ31、入力制御回路１１，３３から入力ＦＩＦＯ１
０，６２への制御信号の伝搬時間ｂ31、入力ＦＩＦＯ１
０，６２からセルを読み出す処理時間ａ41は、従来回路
の制御動作例と同様であり、またセル，についても
同様である。
【００２８】第二制御動作例の特徴は、例えばセルに
ついての処理が終了する前に次のセルについての処理
を開始させるところにあり、そこが従来回路の制御動作
例および本発明回路の第一制御動作例と異なる。
ついての処理が終了する前に次のセルについての処理
を開始させるところにあり、そこが従来回路の制御動作
例および本発明回路の第一制御動作例と異なる。
【００２９】ところで、スケジューリング制御方式を前
提とした制御動作では、各出力ポートごとに独立にセル
送出情報を管理しており、連続するセルの宛先が異なれ
ば前セルの送出制御が終了する前に次セルの送出制御を
開始しても問題はない。しかし、連続するセルの宛先が
同じ場合には、入力制御回路（１１，３３）は次のよう
な制御が必要になる。
提とした制御動作では、各出力ポートごとに独立にセル
送出情報を管理しており、連続するセルの宛先が異なれ
ば前セルの送出制御が終了する前に次セルの送出制御を
開始しても問題はない。しかし、連続するセルの宛先が
同じ場合には、入力制御回路（１１，３３）は次のよう
な制御が必要になる。
【００３０】セルが指定時刻に送出可能な場合は、入
力制御回路の動作に変更はない。セルが指定時刻に送
出不可能な場合は、例えばセルのセル期間に再度送出
制御を行う。このとき、同じ宛先のセルが送出可能で
あることが、セル送出テーブルチェックの処理時間ａ32
で判明していれば、その指定時刻にセルを送出するよ
うに入力ＦＩＦＯからセル送出メモリへの転送を行う。
また、セルのセル期間における送出制御（ａ13〜
ａ43）は、セルに関する制御動作に転用される。この
ように、同じ宛先の出力ポート行きのセルについては、
セルの時間順序を保存するために、入力ポートに到着し
た順番で送出する制御が必要となる。なお、セルに関
する送出制御は、セルのセル期間にシフトされる。ま
た、セルとセルとの間においても同様である。
力制御回路の動作に変更はない。セルが指定時刻に送
出不可能な場合は、例えばセルのセル期間に再度送出
制御を行う。このとき、同じ宛先のセルが送出可能で
あることが、セル送出テーブルチェックの処理時間ａ32
で判明していれば、その指定時刻にセルを送出するよ
うに入力ＦＩＦＯからセル送出メモリへの転送を行う。
また、セルのセル期間における送出制御（ａ13〜
ａ43）は、セルに関する制御動作に転用される。この
ように、同じ宛先の出力ポート行きのセルについては、
セルの時間順序を保存するために、入力ポートに到着し
た順番で送出する制御が必要となる。なお、セルに関
する送出制御は、セルのセル期間にシフトされる。ま
た、セルとセルとの間においても同様である。
【００３１】以上、２セルについて並列にセル送出制御
を行う例について説明したが、３セル以上の並列制御に
ついても同様に説明することができる。次に、３フェー
ズアルゴリズムの競合制御法を適用した入力バッファ型
ＡＴＭスイッチに用いる本発明制御回路の実施例につい
て説明する。なお、その回路構成は、図１および図３に
示す実施例構成において、セル送出メモリ６６が不要に
なるのに伴ってセル送出テーブル１５，３５を取り外す
他は、基本的には同様の構成で実現できる。
を行う例について説明したが、３セル以上の並列制御に
ついても同様に説明することができる。次に、３フェー
ズアルゴリズムの競合制御法を適用した入力バッファ型
ＡＴＭスイッチに用いる本発明制御回路の実施例につい
て説明する。なお、その回路構成は、図１および図３に
示す実施例構成において、セル送出メモリ６６が不要に
なるのに伴ってセル送出テーブル１５，３５を取り外す
他は、基本的には同様の構成で実現できる。
【００３２】以下、図５を参照して３フェーズアルゴリ
ズムを適用した本発明回路の制御動作例について説明す
る。本制御動作例では、セルの宛先を読み取り、セル
送出要求信号を生成する処理時間ｃ11、入力制御回路１
１，３３から共通制御部６５へのセル送出要求信号の伝
搬時間ｄ11、共通制御部６５で送出許可を与える入力ポ
ートを選択する処理時間ｃ21、共通制御部６５から入力
制御回路１１，３３への応答信号の伝搬時間ｄ21、入力
ＦＩＦＯ１０，６２からセルを読み出す処理時間ｃ31と
並列に、セル，についての処理が開始される。３フ
ェーズアルゴリズムでは、このように、入力制御回路１
１，３３がセル送出テーブル１３，３５を参照・変更す
る処理時間ａ31，ａ32に相当する時間がなくなるが、制
御動作は上述した例とまったく同様にして説明できる。
また、連続するセルの宛先が同じ場合の制御についても
同様である。
ズムを適用した本発明回路の制御動作例について説明す
る。本制御動作例では、セルの宛先を読み取り、セル
送出要求信号を生成する処理時間ｃ11、入力制御回路１
１，３３から共通制御部６５へのセル送出要求信号の伝
搬時間ｄ11、共通制御部６５で送出許可を与える入力ポ
ートを選択する処理時間ｃ21、共通制御部６５から入力
制御回路１１，３３への応答信号の伝搬時間ｄ21、入力
ＦＩＦＯ１０，６２からセルを読み出す処理時間ｃ31と
並列に、セル，についての処理が開始される。３フ
ェーズアルゴリズムでは、このように、入力制御回路１
１，３３がセル送出テーブル１３，３５を参照・変更す
る処理時間ａ31，ａ32に相当する時間がなくなるが、制
御動作は上述した例とまったく同様にして説明できる。
また、連続するセルの宛先が同じ場合の制御についても
同様である。
【００３３】
【発明の効果】以上説明したように本発明は、高速の入
力ポートに適用できる制御回路を容易に実現できるとと
もに、速度的には１セル期間内に処理できる場合でも全
体の処理時間に余裕ができるので、回路の動作タイミン
グなどの設計を簡単にすることができる。すなわち、各
処理時間や信号伝搬時間に多少の変動があっても柔軟に
対応することができる。
力ポートに適用できる制御回路を容易に実現できるとと
もに、速度的には１セル期間内に処理できる場合でも全
体の処理時間に余裕ができるので、回路の動作タイミン
グなどの設計を簡単にすることができる。すなわち、各
処理時間や信号伝搬時間に多少の変動があっても柔軟に
対応することができる。
【００３４】また、高速の入力ポートに適用するために
送出制御が１セル期間内に処理できなくなる場合には、
従来は高速回路を用いて対処していたが、本発明回路を
用いることにより低速で高集積度の素子を用いることが
でき、消費電力およびチップ数の削減を実現することが
できる。
送出制御が１セル期間内に処理できなくなる場合には、
従来は高速回路を用いて対処していたが、本発明回路を
用いることにより低速で高集積度の素子を用いることが
でき、消費電力およびチップ数の削減を実現することが
できる。
【図１】第一実施例構成を示すブロック図。
【図２】スケジューリング制御を適用した従来回路の制
御動作例および本発明回路の第一制御動作例を示す図。
御動作例および本発明回路の第一制御動作例を示す図。
【図３】第二実施例構成を示すブロック図。
【図４】スケジューリング制御を適用した本発明回路の
第二制御動作例を示す図。
第二制御動作例を示す図。
【図５】３フェーズアルゴリズムを適用した本発明回路
の制御動作例を示す図。
の制御動作例を示す図。
【図６】スケジューリング制御を適用した従来の入力バ
ッファ型ＡＴＭスイッチの構成例を示すブロック図。
ッファ型ＡＴＭスイッチの構成例を示すブロック図。
【図７】入力制御部６３の構成例を示す図。
１０ 入力ＦＩＦＯ １１ 入力制御回路 １２ セレクタ １３ セル送出テーブル ３１，３４ セレクタ ３２ バッファ ３３ 入力制御回路 ３５ セル送出テーブル ６１ 入力ポート ６２ 入力ＦＩＦＯ ６３ 入力制御部 ６４ 制御リンク ６５ 共通制御部 ６６ セル送出メモリ ６７ 空間スイッチ回路 ６８ 出力ポート ７１ 入力制御回路 ７２ セル送出テーブル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｒ
Claims (2)
- 【請求項１】 宛先の異なるＡＴＭセルが時分割多重さ
れた入力セルをＦＩＦＯメモリに蓄積し、スケジューリ
ング制御によって入出力ポート間のセルのルーチング処
理を行う入力バッファ型ＡＴＭスイッチにおいて、 前記ＦＩＦＯメモリの先頭から複数のセルの宛先を読み
取る手段と、 前記ＦＩＦＯメモリからのセル送出をセル時間ごとに予
約管理するテーブルと、 各セルの宛先情報を含むセル送出要求信号を送出し、そ
れに対するセル送出時刻を含む応答信号を受信し、さら
に前記テーブルを参照して指定されたセル送出時刻に前
記ＦＩＦＯメモリからのセル送出を予約するとともに、
その時刻に前記ＦＩＦＯメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する構成であることを特徴とする
入力バッファ型ＡＴＭスイッチの制御回路。 - 【請求項２】 宛先の異なるＡＴＭセルが時分割多重さ
れた入力セルをＦＩＦＯメモリに蓄積し、３フェーズア
ルゴリズムによって入出力ポート間のセルのルーチング
処理を行う入力バッファ型ＡＴＭスイッチにおいて、 前記ＦＩＦＯメモリの先頭から複数のセルの宛先を読み
取る手段と、 各セルの宛先情報を含むセル送出要求信号を送出し、そ
れに対する送出許可を含む応答信号を受信し、その送出
許可によって前記ＦＩＦＯメモリから対応するセルを送
出させる制御手段とを備え、各セルの送出要求信号を送
出後、セル送出を行うまでの一連の処理が終了する前
に、次のセルの送出要求信号を送出する構成であること
を特徴とする入力バッファ型ＡＴＭスイッチの制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126892A JPH05292116A (ja) | 1992-04-10 | 1992-04-10 | 入力バッファ型ａｔｍスイッチの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126892A JPH05292116A (ja) | 1992-04-10 | 1992-04-10 | 入力バッファ型ａｔｍスイッチの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292116A true JPH05292116A (ja) | 1993-11-05 |
Family
ID=14021695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9126892A Pending JPH05292116A (ja) | 1992-04-10 | 1992-04-10 | 入力バッファ型ａｔｍスイッチの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292116A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4015605A1 (de) * | 1990-05-15 | 1991-11-21 | Nied Roland | Verfahren zur erzeugung feinster partikel und vorrichtung zur durchfuehrung des verfahrens |
| US5999515A (en) * | 1996-12-06 | 1999-12-07 | Nec Corporation | Method and apparatus for shaping processing in which discard of ATM cell effectively performed |
| US6560232B1 (en) | 1998-11-12 | 2003-05-06 | Nec Corporation | ATM switch and switching method capable of avoiding collision between cells |
| US7227860B2 (en) | 2000-03-01 | 2007-06-05 | Nec Corporation | Packet switch and method of scheduling the same |
-
1992
- 1992-04-10 JP JP9126892A patent/JPH05292116A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4015605A1 (de) * | 1990-05-15 | 1991-11-21 | Nied Roland | Verfahren zur erzeugung feinster partikel und vorrichtung zur durchfuehrung des verfahrens |
| US5999515A (en) * | 1996-12-06 | 1999-12-07 | Nec Corporation | Method and apparatus for shaping processing in which discard of ATM cell effectively performed |
| US6560232B1 (en) | 1998-11-12 | 2003-05-06 | Nec Corporation | ATM switch and switching method capable of avoiding collision between cells |
| US7227860B2 (en) | 2000-03-01 | 2007-06-05 | Nec Corporation | Packet switch and method of scheduling the same |
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