JPH05292116A - 入力バッファ型atmスイッチの制御回路 - Google Patents
入力バッファ型atmスイッチの制御回路Info
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- JPH05292116A JPH05292116A JP9126892A JP9126892A JPH05292116A JP H05292116 A JPH05292116 A JP H05292116A JP 9126892 A JP9126892 A JP 9126892A JP 9126892 A JP9126892 A JP 9126892A JP H05292116 A JPH05292116 A JP H05292116A
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- Japan
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- cell
- input
- transmission
- time
- control
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 出力ポートでのセル競合を回避する入力バッ
ファ型ATMスイッチの制御回路に関し、高速の入力ポ
ートにも容易に対応でき、かつ各回路の処理時間や各回
路間の信号伝搬遅延時間のばらつきに柔軟に対応できる
ことを目的とする。 【構成】 FIFOメモリの先頭から複数のセルの宛先
を読み取る手段と、FIFOメモリからのセル送出をセ
ル時間ごとに予約管理するテーブルと、各セルの宛先情
報を含むセル送出要求信号を送出し、それに対するセル
送出時刻を含む応答信号を受信し、さらにテーブルを参
照して指定されたセル送出時刻にFIFOメモリからの
セル送出を予約するとともに、その時刻にFIFOメモ
リからセルを送出させる制御手段とを備え、各セルの送
出要求信号を送出後、セル送出を行うまでの一連の処理
が終了する前に、次のセルの送出要求信号を送出する。
ファ型ATMスイッチの制御回路に関し、高速の入力ポ
ートにも容易に対応でき、かつ各回路の処理時間や各回
路間の信号伝搬遅延時間のばらつきに柔軟に対応できる
ことを目的とする。 【構成】 FIFOメモリの先頭から複数のセルの宛先
を読み取る手段と、FIFOメモリからのセル送出をセ
ル時間ごとに予約管理するテーブルと、各セルの宛先情
報を含むセル送出要求信号を送出し、それに対するセル
送出時刻を含む応答信号を受信し、さらにテーブルを参
照して指定されたセル送出時刻にFIFOメモリからの
セル送出を予約するとともに、その時刻にFIFOメモ
リからセルを送出させる制御手段とを備え、各セルの送
出要求信号を送出後、セル送出を行うまでの一連の処理
が終了する前に、次のセルの送出要求信号を送出する。
Description
【0001】
【産業上の利用分野】本発明は、セルがATM多重され
た複数の入出力ポートを収容し、入力セルをその宛先の
出力ポートにルーチングするATMスイッチの中で、入
力ポート側にセル送出待ち合わせ用のバッファを配置し
た入力バッファ型ATMスイッチにおいて、バッファか
らセルを送出する前にそのセルが宛先の出力ポートに送
出可能か否かをチェックし、出力ポートでのセル競合を
回避する入力バッファ型ATMスイッチの制御回路に関
する。
た複数の入出力ポートを収容し、入力セルをその宛先の
出力ポートにルーチングするATMスイッチの中で、入
力ポート側にセル送出待ち合わせ用のバッファを配置し
た入力バッファ型ATMスイッチにおいて、バッファか
らセルを送出する前にそのセルが宛先の出力ポートに送
出可能か否かをチェックし、出力ポートでのセル競合を
回避する入力バッファ型ATMスイッチの制御回路に関
する。
【0002】
【従来の技術】入力バッファ型ATMスイッチでは、複
数の入力ポートから同時に1つの出力ポートにセルの送
出要求が出されること(出力ポートでのセル競合)があ
るので、セルの送出に先立って競合制御が必要となる。
ここで、従来から知られている競合制御方法のうち、ま
ずスケジューリング制御方法について説明する。
数の入力ポートから同時に1つの出力ポートにセルの送
出要求が出されること(出力ポートでのセル競合)があ
るので、セルの送出に先立って競合制御が必要となる。
ここで、従来から知られている競合制御方法のうち、ま
ずスケジューリング制御方法について説明する。
【0003】図6は、従来のスケジューリング制御を適
用した入力バッファ型ATMスイッチの構成例を示すブ
ロック図である。図において、入力ポート611 〜61
3 には宛先の異なるセルが時分割多重で到着する。各入
力ポートに到着したセルは、順次、入力FIFO(Firs
t-In First-Out)621 〜623 に蓄積されて待ち合わ
せが行われる。入力制御部631〜633 は、制御リン
ク641 〜643 を介して接続される共通制御部65に
よって制御され、各入力FIFOからのセル送出を制御
する。各入力FIFOから送出されたセルはそれぞれセ
ル送出メモリ661 〜663 に入力され、共通制御部6
5における競合制御によって指定されたセル送出時刻に
対応するアドレスに書き込まれ、その時刻まで待ち合わ
せが行われる。空間スイッチ回路67は、各セル送出メ
モリから所定の時刻で読み出されたセルを取り込み、そ
の宛先情報に対応する出力ポート681 〜683 に送出
する。各出力ポートには、それぞれの宛先に対応するセ
ルが時分割多重されて取り出される。
用した入力バッファ型ATMスイッチの構成例を示すブ
ロック図である。図において、入力ポート611 〜61
3 には宛先の異なるセルが時分割多重で到着する。各入
力ポートに到着したセルは、順次、入力FIFO(Firs
t-In First-Out)621 〜623 に蓄積されて待ち合わ
せが行われる。入力制御部631〜633 は、制御リン
ク641 〜643 を介して接続される共通制御部65に
よって制御され、各入力FIFOからのセル送出を制御
する。各入力FIFOから送出されたセルはそれぞれセ
ル送出メモリ661 〜663 に入力され、共通制御部6
5における競合制御によって指定されたセル送出時刻に
対応するアドレスに書き込まれ、その時刻まで待ち合わ
せが行われる。空間スイッチ回路67は、各セル送出メ
モリから所定の時刻で読み出されたセルを取り込み、そ
の宛先情報に対応する出力ポート681 〜683 に送出
する。各出力ポートには、それぞれの宛先に対応するセ
ルが時分割多重されて取り出される。
【0004】このような構成の入力バッファ型ATMス
イッチにおける競合制御動作について、以下に説明す
る。入力ポート61に到着したセルが入力FIFO62
に蓄積されると、入力制御部63はその宛先の出力ポー
トへのセル送出に先立って、まず先頭セルの宛先の出力
ポート番号をチェックし、その宛先番号を含むセル送出
要求信号を制御リンク64を介して共通制御部65に送
出する。共通制御部65は、そのセルの宛先となる出力
ポートに送出可能な時刻を計算し、各セルに割り当て
る。入力制御部63は、送出要求を出したセルの送出時
刻の指定を共通制御部65から受けると、指定された送
出時刻にそのセルが送出可能か否かをチェックする。こ
のとき、セル送出が可能であれば、その時刻に読み出さ
れるようにセル送出メモリ66の対応するアドレスにそ
のセルを書き込む。セル送出メモリ66では、各アドレ
スのデータ(セル)を順に読み出すことにより、各セル
は指定された時刻で読み出され、空間スイッチ回路67
を介して対応する宛先の出力ポート68に転送され、競
合が回避される。
イッチにおける競合制御動作について、以下に説明す
る。入力ポート61に到着したセルが入力FIFO62
に蓄積されると、入力制御部63はその宛先の出力ポー
トへのセル送出に先立って、まず先頭セルの宛先の出力
ポート番号をチェックし、その宛先番号を含むセル送出
要求信号を制御リンク64を介して共通制御部65に送
出する。共通制御部65は、そのセルの宛先となる出力
ポートに送出可能な時刻を計算し、各セルに割り当て
る。入力制御部63は、送出要求を出したセルの送出時
刻の指定を共通制御部65から受けると、指定された送
出時刻にそのセルが送出可能か否かをチェックする。こ
のとき、セル送出が可能であれば、その時刻に読み出さ
れるようにセル送出メモリ66の対応するアドレスにそ
のセルを書き込む。セル送出メモリ66では、各アドレ
スのデータ(セル)を順に読み出すことにより、各セル
は指定された時刻で読み出され、空間スイッチ回路67
を介して対応する宛先の出力ポート68に転送され、競
合が回避される。
【0005】図7は、従来の入力バッファ型ATMスイ
ッチに用いられる入力制御部63の構成例を示すブロッ
ク図である。図において、入力制御部63は、入力FI
FO62および制御リンク64を介して共通制御部65
に接続される入力制御回路71と、入力制御回路71に
接続されてセル送出メモリ66からのセル送出状況を管
理するセル送出テーブル72とにより構成される。
ッチに用いられる入力制御部63の構成例を示すブロッ
ク図である。図において、入力制御部63は、入力FI
FO62および制御リンク64を介して共通制御部65
に接続される入力制御回路71と、入力制御回路71に
接続されてセル送出メモリ66からのセル送出状況を管
理するセル送出テーブル72とにより構成される。
【0006】入力制御回路71は、入力FIFO62の
先頭セルの宛先を取り込み、その宛先番号を含むセル
送出要求信号を生成して制御リンク64を介して共通制
御部65に送出する。また、共通制御部65から制御リ
ンク64を介してセル送出時刻が通知されると、指定さ
れた送出時刻にそのセルが送出可能か否かをセル送出テ
ーブル72を参照してチェックする。このとき、セル送
出が可能であれば、セル送出テーブル72を予約状態に
変更し、シフトアウト制御信号により入力FIFO6
2をシフトさせるとともに、出力された先頭セルをセル
送出メモリ66の対応するアドレスに書き込む。
先頭セルの宛先を取り込み、その宛先番号を含むセル
送出要求信号を生成して制御リンク64を介して共通制
御部65に送出する。また、共通制御部65から制御リ
ンク64を介してセル送出時刻が通知されると、指定さ
れた送出時刻にそのセルが送出可能か否かをセル送出テ
ーブル72を参照してチェックする。このとき、セル送
出が可能であれば、セル送出テーブル72を予約状態に
変更し、シフトアウト制御信号により入力FIFO6
2をシフトさせるとともに、出力された先頭セルをセル
送出メモリ66の対応するアドレスに書き込む。
【0007】次に、他の競合制御方法として3フェーズ
アルゴリズムについて説明する。この3フェーズアルゴ
リズムを適用した入力バッファ型ATMスイッチでは、
図6に示す構成において、共通制御部65における競合
制御によって指定されたセル送出時刻まで待ち合わせる
セル送出メモリ661 〜663 が不要となる。以下、便
宜的に図6を参照して3フェーズアルゴリズムの競合制
御動作について説明する。
アルゴリズムについて説明する。この3フェーズアルゴ
リズムを適用した入力バッファ型ATMスイッチでは、
図6に示す構成において、共通制御部65における競合
制御によって指定されたセル送出時刻まで待ち合わせる
セル送出メモリ661 〜663 が不要となる。以下、便
宜的に図6を参照して3フェーズアルゴリズムの競合制
御動作について説明する。
【0008】入力ポート61に到着したセルが入力FI
FO62に蓄積されると、入力制御部63は、先頭セル
の宛先の出力ポート番号をチェックし、その宛先番号を
含むセル送出要求信号を制御リンク64を介して共通制
御部65に送出する。共通制御部65は、1つの出力ポ
ートに複数の入力ポートからセル送出要求があると、そ
の出力ポートでのセル衝突を防ぐために、1つの入力ポ
ートのみに送出許可を与える。入力制御部63は、共通
制御部65から送出許可を受けると入力FIFO62か
らそのスロットにセルを送出させ、送出許可が得られな
かった場合にはその後のスロットで再度、送出要求を行
う。このような処理シーケンスにより、スケジューリン
グ制御方法と同様の競合制御が可能になっている。
FO62に蓄積されると、入力制御部63は、先頭セル
の宛先の出力ポート番号をチェックし、その宛先番号を
含むセル送出要求信号を制御リンク64を介して共通制
御部65に送出する。共通制御部65は、1つの出力ポ
ートに複数の入力ポートからセル送出要求があると、そ
の出力ポートでのセル衝突を防ぐために、1つの入力ポ
ートのみに送出許可を与える。入力制御部63は、共通
制御部65から送出許可を受けると入力FIFO62か
らそのスロットにセルを送出させ、送出許可が得られな
かった場合にはその後のスロットで再度、送出要求を行
う。このような処理シーケンスにより、スケジューリン
グ制御方法と同様の競合制御が可能になっている。
【0009】なお、入力制御部63では、当然にセル送
出メモリ66からのセル送出状況を管理するセル送出テ
ーブル72が不要となり、そのための処理時間も不要と
なる。
出メモリ66からのセル送出状況を管理するセル送出テ
ーブル72が不要となり、そのための処理時間も不要と
なる。
【0010】
【発明が解決しようとする課題】ところで、従来の入力
バッファ型ATMスイッチにおける入力制御部63の一
連の動作は、1セル時間内にすべてを完了する必要があ
る。したがって、高速の入力ポートに対しては各回路の
動作速度を大きくする必要があった。すなわち、高速信
号に対応するためには高速の回路素子が必要となり、消
費電力の増大が避けられなかった。
バッファ型ATMスイッチにおける入力制御部63の一
連の動作は、1セル時間内にすべてを完了する必要があ
る。したがって、高速の入力ポートに対しては各回路の
動作速度を大きくする必要があった。すなわち、高速信
号に対応するためには高速の回路素子が必要となり、消
費電力の増大が避けられなかった。
【0011】また、高速処理に際しては、各回路間の信
号伝搬遅延時間も問題になることがある。その場合に
は、各回路間の配線長などを極力短くして信号伝搬遅延
時間を小さくする必要が生じる。しかし、このような配
線長による信号伝搬遅延時間を考慮すると回路設計が著
しく複雑化する。
号伝搬遅延時間も問題になることがある。その場合に
は、各回路間の配線長などを極力短くして信号伝搬遅延
時間を小さくする必要が生じる。しかし、このような配
線長による信号伝搬遅延時間を考慮すると回路設計が著
しく複雑化する。
【0012】本発明は、高速の入力ポートにも容易に対
応でき、かつ各回路の処理時間や各回路間の信号伝搬遅
延時間のばらつきに柔軟に対応することができる入力バ
ッファ型ATMスイッチの制御回路を提供することを目
的とする。
応でき、かつ各回路の処理時間や各回路間の信号伝搬遅
延時間のばらつきに柔軟に対応することができる入力バ
ッファ型ATMスイッチの制御回路を提供することを目
的とする。
【0013】
【課題を解決するための手段】請求項1に記載の発明
は、宛先の異なるATMセルが時分割多重された入力セ
ルをFIFOメモリに蓄積し、スケジューリング制御に
よって入出力ポート間のセルのルーチング処理を行う入
力バッファ型ATMスイッチにおいて、FIFOメモリ
の先頭から複数のセルの宛先を読み取る手段と、FIF
Oメモリからのセル送出をセル時間ごとに予約管理する
テーブルと、各セルの宛先情報を含むセル送出要求信号
を送出し、それに対するセル送出時刻を含む応答信号を
受信し、さらにテーブルを参照して指定されたセル送出
時刻にFIFOメモリからのセル送出を予約するととも
に、その時刻にFIFOメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する構成である。
は、宛先の異なるATMセルが時分割多重された入力セ
ルをFIFOメモリに蓄積し、スケジューリング制御に
よって入出力ポート間のセルのルーチング処理を行う入
力バッファ型ATMスイッチにおいて、FIFOメモリ
の先頭から複数のセルの宛先を読み取る手段と、FIF
Oメモリからのセル送出をセル時間ごとに予約管理する
テーブルと、各セルの宛先情報を含むセル送出要求信号
を送出し、それに対するセル送出時刻を含む応答信号を
受信し、さらにテーブルを参照して指定されたセル送出
時刻にFIFOメモリからのセル送出を予約するととも
に、その時刻にFIFOメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する構成である。
【0014】請求項2に記載の発明は、宛先の異なるA
TMセルが時分割多重された入力セルをFIFOメモリ
に蓄積し、3フェーズアルゴリズムによって入出力ポー
ト間のセルのルーチング処理を行う入力バッファ型AT
Mスイッチにおいて、FIFOメモリの先頭から複数の
セルの宛先を読み取る手段と、各セルの宛先情報を含む
セル送出要求信号を送出し、それに対する送出許可を含
む応答信号を受信し、その送出許可によってFIFOメ
モリから対応するセルを送出させる制御手段とを備え、
各セルの送出要求信号を送出後、セル送出を行うまでの
一連の処理が終了する前に、次のセルの送出要求信号を
送出する構成である。
TMセルが時分割多重された入力セルをFIFOメモリ
に蓄積し、3フェーズアルゴリズムによって入出力ポー
ト間のセルのルーチング処理を行う入力バッファ型AT
Mスイッチにおいて、FIFOメモリの先頭から複数の
セルの宛先を読み取る手段と、各セルの宛先情報を含む
セル送出要求信号を送出し、それに対する送出許可を含
む応答信号を受信し、その送出許可によってFIFOメ
モリから対応するセルを送出させる制御手段とを備え、
各セルの送出要求信号を送出後、セル送出を行うまでの
一連の処理が終了する前に、次のセルの送出要求信号を
送出する構成である。
【0015】
【作用】本発明は、各セルに関する送出制御処理が終了
する前に、次のセルに関する送出制御を開始することに
より、各セルごとの送出制御処理を並列的に進める。こ
れにより、各セルの送出制御処理を1セル期間内で終了
させる必要がなくなり、それぞれ独立した制御系をとる
ことができるので、高速の入力ポートについても容易に
対応することができる。また、複数のセルに対する送出
制御処理を並列的に行うことにより全体の処理時間に余
裕ができ、各処理時間や信号伝搬時間に多少の変動があ
っても十分に吸収することができる。
する前に、次のセルに関する送出制御を開始することに
より、各セルごとの送出制御処理を並列的に進める。こ
れにより、各セルの送出制御処理を1セル期間内で終了
させる必要がなくなり、それぞれ独立した制御系をとる
ことができるので、高速の入力ポートについても容易に
対応することができる。また、複数のセルに対する送出
制御処理を並列的に行うことにより全体の処理時間に余
裕ができ、各処理時間や信号伝搬時間に多少の変動があ
っても十分に吸収することができる。
【0016】
【実施例】まず、スケジューリング制御を適用した入力
バッファ型ATMスイッチに用いる本発明制御回路の実
施例について説明する。
バッファ型ATMスイッチに用いる本発明制御回路の実
施例について説明する。
【0017】図1は、第一実施例構成を示すブロック図
である。図において、本実施例の制御回路では、複数の
セルの宛先を読み取る手段として、先頭セルと次のセル
の一方または両方を読み出せるタップ付きの入力FIF
O10を用いる。入力FIFO10の2つのタップに
は、入力制御回路11および先頭の2つのセルの一方を
選択するセレクタ12が接続され、セレクタ12の出力
にセル送出メモリ66が接続される。入力制御回路11
には、さらに制御リンク64を介して共通制御部65
と、セル送出メモリ66からのセル送出状況を管理する
セル送出テーブル13とが接続され、入力FIFO10
に読み出しを制御する制御信号を送出する構成である。
である。図において、本実施例の制御回路では、複数の
セルの宛先を読み取る手段として、先頭セルと次のセル
の一方または両方を読み出せるタップ付きの入力FIF
O10を用いる。入力FIFO10の2つのタップに
は、入力制御回路11および先頭の2つのセルの一方を
選択するセレクタ12が接続され、セレクタ12の出力
にセル送出メモリ66が接続される。入力制御回路11
には、さらに制御リンク64を介して共通制御部65
と、セル送出メモリ66からのセル送出状況を管理する
セル送出テーブル13とが接続され、入力FIFO10
に読み出しを制御する制御信号を送出する構成である。
【0018】すなわち、本実施例構成の特徴は、入力F
IFO10が先頭セルと次のセルの一方または両方を読
み出せる構造であることと、入力制御回路11が複数の
セルの宛先について共通制御部65に同時にアクセスで
きる点にある。
IFO10が先頭セルと次のセルの一方または両方を読
み出せる構造であることと、入力制御回路11が複数の
セルの宛先について共通制御部65に同時にアクセスで
きる点にある。
【0019】以下、図2を参照して、従来回路の制御動
作例と、本発明回路の第一制御動作例について説明す
る。なお、上段は従来回路の制御動作例であり、下段は
本発明回路の制御動作例である。
作例と、本発明回路の第一制御動作例について説明す
る。なお、上段は従来回路の制御動作例であり、下段は
本発明回路の制御動作例である。
【0020】従来のセルの送出制御は、入力制御回路
71がセルの宛先を読み取り、セル送出要求信号を生成
する処理時間a11、入力制御部63から共通制御部65
へのセル送出要求信号の伝搬時間b11、共通制御部65
におけるセル送出時刻の計算のための処理時間a21、共
通制御部65から入力制御部63への応答信号の伝搬時
間b21、入力制御回路71がセル送出テーブル72を参
照・変更する処理時間a31、入力制御部63から入力F
IFO62への制御信号の伝搬時間b31、入力FIFO
62からセルを読み出す処理時間a41が必要であった。
次のセルについても同様である。このように、従来の
スケジューリング制御では、1つずつのセルについて、
セルの宛先の解読、セル送出要求信号の送信、応答信号
(セル送出時刻)の受信、セル送出テーブルのチェッ
ク、入力FIFOからのセル送出処理を順番に行ってい
た。したがって、各処理の間にそれぞれ信号伝搬時間が
必要であり、しかも各セル期間ごとに、それらの一連の
処理を終了させる必要があった。
71がセルの宛先を読み取り、セル送出要求信号を生成
する処理時間a11、入力制御部63から共通制御部65
へのセル送出要求信号の伝搬時間b11、共通制御部65
におけるセル送出時刻の計算のための処理時間a21、共
通制御部65から入力制御部63への応答信号の伝搬時
間b21、入力制御回路71がセル送出テーブル72を参
照・変更する処理時間a31、入力制御部63から入力F
IFO62への制御信号の伝搬時間b31、入力FIFO
62からセルを読み出す処理時間a41が必要であった。
次のセルについても同様である。このように、従来の
スケジューリング制御では、1つずつのセルについて、
セルの宛先の解読、セル送出要求信号の送信、応答信号
(セル送出時刻)の受信、セル送出テーブルのチェッ
ク、入力FIFOからのセル送出処理を順番に行ってい
た。したがって、各処理の間にそれぞれ信号伝搬時間が
必要であり、しかも各セル期間ごとに、それらの一連の
処理を終了させる必要があった。
【0021】一方、第一制御動作例では、2つのセル
,について同時に各処理を行う。したがって、入力
制御回路11から共通制御部65へのセル送出要求信号
の伝搬時間b1 、共通制御部65から入力制御回路11
への応答信号の伝搬時間b2 、入力制御回路11から入
力FIFO10への制御信号の伝搬時間b3 は、それぞ
れ2セル分を一緒にすることができるのでほぼ半減す
る。すなわち、2つのセル,について、入力制御回
路11がそれらの宛先を読み取り、各セル送出要求信号
を生成する処理時間a11,a12、共通制御部65におけ
るセル送出時刻の計算のための処理時間a21,a22、入
力制御回路11がセル送出テーブル13を参照・変更す
る処理時間a31,a32、入力FIFO10から2つのセ
ルを読み出す処理時間a41,a42がそれぞれ合算される
場合でも、信号の伝搬時間の削減によって全体の時間を
短縮することができる。
,について同時に各処理を行う。したがって、入力
制御回路11から共通制御部65へのセル送出要求信号
の伝搬時間b1 、共通制御部65から入力制御回路11
への応答信号の伝搬時間b2 、入力制御回路11から入
力FIFO10への制御信号の伝搬時間b3 は、それぞ
れ2セル分を一緒にすることができるのでほぼ半減す
る。すなわち、2つのセル,について、入力制御回
路11がそれらの宛先を読み取り、各セル送出要求信号
を生成する処理時間a11,a12、共通制御部65におけ
るセル送出時刻の計算のための処理時間a21,a22、入
力制御回路11がセル送出テーブル13を参照・変更す
る処理時間a31,a32、入力FIFO10から2つのセ
ルを読み出す処理時間a41,a42がそれぞれ合算される
場合でも、信号の伝搬時間の削減によって全体の時間を
短縮することができる。
【0022】しかも、2セル分の処理を2セル期間以内
に終了すればよいので、各処理時間や各信号伝搬時間に
多少の変動があっても、従来法に比べて柔軟に対応する
ことができる。
に終了すればよいので、各処理時間や各信号伝搬時間に
多少の変動があっても、従来法に比べて柔軟に対応する
ことができる。
【0023】図3は、第二実施例構成を示すブロック図
である。なお、本実施例の制御回路は機能的には第一実
施例と同等であるが、第一実施例ではタップ付きの入力
FIFO10を用いていた構成に対して、本実施例では
通常のFIFOの利用を可能にした構成例である。
である。なお、本実施例の制御回路は機能的には第一実
施例と同等であるが、第一実施例ではタップ付きの入力
FIFO10を用いていた構成に対して、本実施例では
通常のFIFOの利用を可能にした構成例である。
【0024】図において、入力FIFO62の出力に
は、セレクタ31を介して1セル分のバッファ321 ,
322 が接続される。各バッファから出力されるセルの
宛先は、入力制御回路33に入力され、またセルはセレ
クタ34を介してセル送出メモリ66に送出される。入
力制御回路33には、さらに制御リンク64を介して共
通制御部65と、セル送出メモリ66からのセル送出状
況を管理するセル送出テーブル35とが接続され、入力
FIFO62に読み出しを制御する制御信号と、各セレ
クタ31,34に選択動作を制御する制御信号を送出す
る構成である。
は、セレクタ31を介して1セル分のバッファ321 ,
322 が接続される。各バッファから出力されるセルの
宛先は、入力制御回路33に入力され、またセルはセレ
クタ34を介してセル送出メモリ66に送出される。入
力制御回路33には、さらに制御リンク64を介して共
通制御部65と、セル送出メモリ66からのセル送出状
況を管理するセル送出テーブル35とが接続され、入力
FIFO62に読み出しを制御する制御信号と、各セレ
クタ31,34に選択動作を制御する制御信号を送出す
る構成である。
【0025】本実施例においても、図2の下段に示す第
一制御動作例をそのまま適用することができる。すなわ
ち、最初に入力FIFO62の2セルが、セレクタ31
を介して順番にバッファ321 ,322 に書き込まれ、
各セルの宛先が入力制御回路33に読み取られ、制御リ
ンク64を介して共通制御部65に送出される。また、
入力制御回路33は、各セルのセル送出時刻を応答信号
として受信し、セル送出テーブル35を参照・変更す
る。この結果、セレクタ34を制御して送出可能となっ
たバッファ32を選択してそのセルをセル送出メモリ6
6へ送出するとともに、そのバッファ32にセレクタ3
1を制御して新たなセルを入力FIFO62から取り込
む。以後、同じ処理を繰り返す。このように、本実施例
では出力が1つの通常のFIFOを用いることができ、
入力FIFOの構造を簡単にすることができる。
一制御動作例をそのまま適用することができる。すなわ
ち、最初に入力FIFO62の2セルが、セレクタ31
を介して順番にバッファ321 ,322 に書き込まれ、
各セルの宛先が入力制御回路33に読み取られ、制御リ
ンク64を介して共通制御部65に送出される。また、
入力制御回路33は、各セルのセル送出時刻を応答信号
として受信し、セル送出テーブル35を参照・変更す
る。この結果、セレクタ34を制御して送出可能となっ
たバッファ32を選択してそのセルをセル送出メモリ6
6へ送出するとともに、そのバッファ32にセレクタ3
1を制御して新たなセルを入力FIFO62から取り込
む。以後、同じ処理を繰り返す。このように、本実施例
では出力が1つの通常のFIFOを用いることができ、
入力FIFOの構造を簡単にすることができる。
【0026】以上の説明では、複数のセル(図2に示す
第一制御動作例では2セル)についての処理を続けて行
う例を示したが、1セルずつ処理を分離し、かつ前セル
についての処理が終了する前に並列に(パイプライン
で)処理を開始させても同様である。なお、この制御動
作を実現する回路は、図1および図3に示す各実施例構
成において、入力制御回路11,33の制御アルゴリズ
ムを変更するだけで、基本的にはその他の構成はそのま
ま用いることができる。その第二制御動作例を図4に示
す。
第一制御動作例では2セル)についての処理を続けて行
う例を示したが、1セルずつ処理を分離し、かつ前セル
についての処理が終了する前に並列に(パイプライン
で)処理を開始させても同様である。なお、この制御動
作を実現する回路は、図1および図3に示す各実施例構
成において、入力制御回路11,33の制御アルゴリズ
ムを変更するだけで、基本的にはその他の構成はそのま
ま用いることができる。その第二制御動作例を図4に示
す。
【0027】セルの宛先を読み取り、セル送出要求信
号を生成する処理時間a11、入力制御回路11,33か
ら共通制御部65へのセル送出要求信号の伝搬時間
b11、共通制御部65におけるセル送出時刻の計算のた
めの処理時間a21、共通制御部65から入力制御回路1
1,33への応答信号の伝搬時間b21、入力制御回路1
1がセル送出テーブル13,35を参照・変更する処理
時間a31、入力制御回路11,33から入力FIFO1
0,62への制御信号の伝搬時間b31、入力FIFO1
0,62からセルを読み出す処理時間a41は、従来回路
の制御動作例と同様であり、またセル,についても
同様である。
号を生成する処理時間a11、入力制御回路11,33か
ら共通制御部65へのセル送出要求信号の伝搬時間
b11、共通制御部65におけるセル送出時刻の計算のた
めの処理時間a21、共通制御部65から入力制御回路1
1,33への応答信号の伝搬時間b21、入力制御回路1
1がセル送出テーブル13,35を参照・変更する処理
時間a31、入力制御回路11,33から入力FIFO1
0,62への制御信号の伝搬時間b31、入力FIFO1
0,62からセルを読み出す処理時間a41は、従来回路
の制御動作例と同様であり、またセル,についても
同様である。
【0028】第二制御動作例の特徴は、例えばセルに
ついての処理が終了する前に次のセルについての処理
を開始させるところにあり、そこが従来回路の制御動作
例および本発明回路の第一制御動作例と異なる。
ついての処理が終了する前に次のセルについての処理
を開始させるところにあり、そこが従来回路の制御動作
例および本発明回路の第一制御動作例と異なる。
【0029】ところで、スケジューリング制御方式を前
提とした制御動作では、各出力ポートごとに独立にセル
送出情報を管理しており、連続するセルの宛先が異なれ
ば前セルの送出制御が終了する前に次セルの送出制御を
開始しても問題はない。しかし、連続するセルの宛先が
同じ場合には、入力制御回路(11,33)は次のよう
な制御が必要になる。
提とした制御動作では、各出力ポートごとに独立にセル
送出情報を管理しており、連続するセルの宛先が異なれ
ば前セルの送出制御が終了する前に次セルの送出制御を
開始しても問題はない。しかし、連続するセルの宛先が
同じ場合には、入力制御回路(11,33)は次のよう
な制御が必要になる。
【0030】セルが指定時刻に送出可能な場合は、入
力制御回路の動作に変更はない。セルが指定時刻に送
出不可能な場合は、例えばセルのセル期間に再度送出
制御を行う。このとき、同じ宛先のセルが送出可能で
あることが、セル送出テーブルチェックの処理時間a32
で判明していれば、その指定時刻にセルを送出するよ
うに入力FIFOからセル送出メモリへの転送を行う。
また、セルのセル期間における送出制御(a13〜
a43)は、セルに関する制御動作に転用される。この
ように、同じ宛先の出力ポート行きのセルについては、
セルの時間順序を保存するために、入力ポートに到着し
た順番で送出する制御が必要となる。なお、セルに関
する送出制御は、セルのセル期間にシフトされる。ま
た、セルとセルとの間においても同様である。
力制御回路の動作に変更はない。セルが指定時刻に送
出不可能な場合は、例えばセルのセル期間に再度送出
制御を行う。このとき、同じ宛先のセルが送出可能で
あることが、セル送出テーブルチェックの処理時間a32
で判明していれば、その指定時刻にセルを送出するよ
うに入力FIFOからセル送出メモリへの転送を行う。
また、セルのセル期間における送出制御(a13〜
a43)は、セルに関する制御動作に転用される。この
ように、同じ宛先の出力ポート行きのセルについては、
セルの時間順序を保存するために、入力ポートに到着し
た順番で送出する制御が必要となる。なお、セルに関
する送出制御は、セルのセル期間にシフトされる。ま
た、セルとセルとの間においても同様である。
【0031】以上、2セルについて並列にセル送出制御
を行う例について説明したが、3セル以上の並列制御に
ついても同様に説明することができる。次に、3フェー
ズアルゴリズムの競合制御法を適用した入力バッファ型
ATMスイッチに用いる本発明制御回路の実施例につい
て説明する。なお、その回路構成は、図1および図3に
示す実施例構成において、セル送出メモリ66が不要に
なるのに伴ってセル送出テーブル15,35を取り外す
他は、基本的には同様の構成で実現できる。
を行う例について説明したが、3セル以上の並列制御に
ついても同様に説明することができる。次に、3フェー
ズアルゴリズムの競合制御法を適用した入力バッファ型
ATMスイッチに用いる本発明制御回路の実施例につい
て説明する。なお、その回路構成は、図1および図3に
示す実施例構成において、セル送出メモリ66が不要に
なるのに伴ってセル送出テーブル15,35を取り外す
他は、基本的には同様の構成で実現できる。
【0032】以下、図5を参照して3フェーズアルゴリ
ズムを適用した本発明回路の制御動作例について説明す
る。本制御動作例では、セルの宛先を読み取り、セル
送出要求信号を生成する処理時間c11、入力制御回路1
1,33から共通制御部65へのセル送出要求信号の伝
搬時間d11、共通制御部65で送出許可を与える入力ポ
ートを選択する処理時間c21、共通制御部65から入力
制御回路11,33への応答信号の伝搬時間d21、入力
FIFO10,62からセルを読み出す処理時間c31と
並列に、セル,についての処理が開始される。3フ
ェーズアルゴリズムでは、このように、入力制御回路1
1,33がセル送出テーブル13,35を参照・変更す
る処理時間a31,a32に相当する時間がなくなるが、制
御動作は上述した例とまったく同様にして説明できる。
また、連続するセルの宛先が同じ場合の制御についても
同様である。
ズムを適用した本発明回路の制御動作例について説明す
る。本制御動作例では、セルの宛先を読み取り、セル
送出要求信号を生成する処理時間c11、入力制御回路1
1,33から共通制御部65へのセル送出要求信号の伝
搬時間d11、共通制御部65で送出許可を与える入力ポ
ートを選択する処理時間c21、共通制御部65から入力
制御回路11,33への応答信号の伝搬時間d21、入力
FIFO10,62からセルを読み出す処理時間c31と
並列に、セル,についての処理が開始される。3フ
ェーズアルゴリズムでは、このように、入力制御回路1
1,33がセル送出テーブル13,35を参照・変更す
る処理時間a31,a32に相当する時間がなくなるが、制
御動作は上述した例とまったく同様にして説明できる。
また、連続するセルの宛先が同じ場合の制御についても
同様である。
【0033】
【発明の効果】以上説明したように本発明は、高速の入
力ポートに適用できる制御回路を容易に実現できるとと
もに、速度的には1セル期間内に処理できる場合でも全
体の処理時間に余裕ができるので、回路の動作タイミン
グなどの設計を簡単にすることができる。すなわち、各
処理時間や信号伝搬時間に多少の変動があっても柔軟に
対応することができる。
力ポートに適用できる制御回路を容易に実現できるとと
もに、速度的には1セル期間内に処理できる場合でも全
体の処理時間に余裕ができるので、回路の動作タイミン
グなどの設計を簡単にすることができる。すなわち、各
処理時間や信号伝搬時間に多少の変動があっても柔軟に
対応することができる。
【0034】また、高速の入力ポートに適用するために
送出制御が1セル期間内に処理できなくなる場合には、
従来は高速回路を用いて対処していたが、本発明回路を
用いることにより低速で高集積度の素子を用いることが
でき、消費電力およびチップ数の削減を実現することが
できる。
送出制御が1セル期間内に処理できなくなる場合には、
従来は高速回路を用いて対処していたが、本発明回路を
用いることにより低速で高集積度の素子を用いることが
でき、消費電力およびチップ数の削減を実現することが
できる。
【図1】第一実施例構成を示すブロック図。
【図2】スケジューリング制御を適用した従来回路の制
御動作例および本発明回路の第一制御動作例を示す図。
御動作例および本発明回路の第一制御動作例を示す図。
【図3】第二実施例構成を示すブロック図。
【図4】スケジューリング制御を適用した本発明回路の
第二制御動作例を示す図。
第二制御動作例を示す図。
【図5】3フェーズアルゴリズムを適用した本発明回路
の制御動作例を示す図。
の制御動作例を示す図。
【図6】スケジューリング制御を適用した従来の入力バ
ッファ型ATMスイッチの構成例を示すブロック図。
ッファ型ATMスイッチの構成例を示すブロック図。
【図7】入力制御部63の構成例を示す図。
10 入力FIFO 11 入力制御回路 12 セレクタ 13 セル送出テーブル 31,34 セレクタ 32 バッファ 33 入力制御回路 35 セル送出テーブル 61 入力ポート 62 入力FIFO 63 入力制御部 64 制御リンク 65 共通制御部 66 セル送出メモリ 67 空間スイッチ回路 68 出力ポート 71 入力制御回路 72 セル送出テーブル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 9076−5K H04Q 11/04 R
Claims (2)
- 【請求項1】 宛先の異なるATMセルが時分割多重さ
れた入力セルをFIFOメモリに蓄積し、スケジューリ
ング制御によって入出力ポート間のセルのルーチング処
理を行う入力バッファ型ATMスイッチにおいて、 前記FIFOメモリの先頭から複数のセルの宛先を読み
取る手段と、 前記FIFOメモリからのセル送出をセル時間ごとに予
約管理するテーブルと、 各セルの宛先情報を含むセル送出要求信号を送出し、そ
れに対するセル送出時刻を含む応答信号を受信し、さら
に前記テーブルを参照して指定されたセル送出時刻に前
記FIFOメモリからのセル送出を予約するとともに、
その時刻に前記FIFOメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する構成であることを特徴とする
入力バッファ型ATMスイッチの制御回路。 - 【請求項2】 宛先の異なるATMセルが時分割多重さ
れた入力セルをFIFOメモリに蓄積し、3フェーズア
ルゴリズムによって入出力ポート間のセルのルーチング
処理を行う入力バッファ型ATMスイッチにおいて、 前記FIFOメモリの先頭から複数のセルの宛先を読み
取る手段と、 各セルの宛先情報を含むセル送出要求信号を送出し、そ
れに対する送出許可を含む応答信号を受信し、その送出
許可によって前記FIFOメモリから対応するセルを送
出させる制御手段とを備え、各セルの送出要求信号を送
出後、セル送出を行うまでの一連の処理が終了する前
に、次のセルの送出要求信号を送出する構成であること
を特徴とする入力バッファ型ATMスイッチの制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9126892A JPH05292116A (ja) | 1992-04-10 | 1992-04-10 | 入力バッファ型atmスイッチの制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9126892A JPH05292116A (ja) | 1992-04-10 | 1992-04-10 | 入力バッファ型atmスイッチの制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05292116A true JPH05292116A (ja) | 1993-11-05 |
Family
ID=14021695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9126892A Pending JPH05292116A (ja) | 1992-04-10 | 1992-04-10 | 入力バッファ型atmスイッチの制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05292116A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4015605A1 (de) * | 1990-05-15 | 1991-11-21 | Nied Roland | Verfahren zur erzeugung feinster partikel und vorrichtung zur durchfuehrung des verfahrens |
US5999515A (en) * | 1996-12-06 | 1999-12-07 | Nec Corporation | Method and apparatus for shaping processing in which discard of ATM cell effectively performed |
US6560232B1 (en) | 1998-11-12 | 2003-05-06 | Nec Corporation | ATM switch and switching method capable of avoiding collision between cells |
US7227860B2 (en) | 2000-03-01 | 2007-06-05 | Nec Corporation | Packet switch and method of scheduling the same |
-
1992
- 1992-04-10 JP JP9126892A patent/JPH05292116A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4015605A1 (de) * | 1990-05-15 | 1991-11-21 | Nied Roland | Verfahren zur erzeugung feinster partikel und vorrichtung zur durchfuehrung des verfahrens |
US5999515A (en) * | 1996-12-06 | 1999-12-07 | Nec Corporation | Method and apparatus for shaping processing in which discard of ATM cell effectively performed |
US6560232B1 (en) | 1998-11-12 | 2003-05-06 | Nec Corporation | ATM switch and switching method capable of avoiding collision between cells |
US7227860B2 (en) | 2000-03-01 | 2007-06-05 | Nec Corporation | Packet switch and method of scheduling the same |
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