JPH05291897A - Input circuit having hysteresis characteristic - Google Patents
Input circuit having hysteresis characteristicInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ヒステリシス特性を有
する入力回路に関するもので、特に複数の入力回路を有
するＩＣにおいて、基準電圧ＶIH、ＶIL、及び、ヒステ
リシス幅のバラツキをビット間やロット（ｌｏｔ）間で
小さくしたい場合、または低消費電流化を必要とする場
合に使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit having a hysteresis characteristic, and particularly in an IC having a plurality of input circuits, variations in the reference voltages V IH , V IL and the hysteresis width between bits and lots. It is used when it is desired to reduce the value between (lot) or when it is necessary to reduce the current consumption.
【０００２】[0002]
【従来の技術】以下、図面を参照して従来のヒステリシ
ス特性を有する入力回路について説明する。図５に示す
入力回路は、コンパレータＣＯＭＰ５１の出力をトラン
ジスタＱ５１を介して正帰還することで、入力回路の入
出力にヒステリシス特性を持たせる構成である。図５の
入力回路に係る基準電圧ＶIH、ＶIL、ヒステリシス幅Ｖ
HYS は、次式によって決定される。 ＶIH＝｛（Ｒ５２＋Ｒ５３）／（Ｒ５１＋Ｒ５２＋Ｒ５３）｝×Ｖｃｃ ＶIL＝｛Ｒ５２／（Ｒ５１＋Ｒ５２）｝×Ｖｃｃ ＶHYS ＝ＶIH−ＶIL 2. Description of the Related Art A conventional input circuit having a hysteresis characteristic will be described below with reference to the drawings. The input circuit shown in FIG. 5 has a configuration in which the output of the comparator COMP51 is positively fed back via the transistor Q51 to give the input / output of the input circuit a hysteresis characteristic. Reference voltages V IH , V IL and hysteresis width V related to the input circuit of FIG.
HYS is determined by the following equation. V IH = {(R52 + R53) / (R51 + R52 + R53)} × Vcc V IL = {R52 / (R51 + R52)} × Vcc V HYS = V IH −V IL
【０００３】図６に示す入力回路は、複数の入力電圧Ｖ
IN1 〜ＶINn に対する各基準電圧ＶTHを抵抗Ｒ６１、Ｒ
６２による分圧に集約した構成である。図６に示す各コ
ンパレータＣＯＭＰ１〜ＣＯＭＰｎは、第１の入力端に
供給された各入力電圧ＶIN1〜ＶINn を基準電圧ＶTHと
比較し、出力電圧ＶOUT1〜ＶOUTnを出力する。尚、図６
の入力回路に係る基準電圧ＶTHは次式によって決定され
る。 ＶTH＝｛Ｒ６２／（Ｒ６１＋Ｒ６２）｝×ＶｃｃThe input circuit shown in FIG. 6 has a plurality of input voltages V
Each reference voltage V TH for IN1 to V INn is connected to resistors R61 and R
This is a configuration in which the partial pressure by 62 is integrated. Each of the comparators COMP1 to COMPn shown in FIG. 6 compares the respective input voltages V IN1 to V INn supplied to the first input terminal with the reference voltage V TH and outputs the output voltages V OUT1 to V OUTn . Incidentally, FIG.
The reference voltage V TH related to the input circuit is determined by the following equation. V TH = {R62 / (R61 + R62)} × Vcc
【０００４】[0004]
【発明が解決しようとする課題】図５に示す入力回路に
おいて、複数の入力回路を必要とするＩＣの場合には、
各ビットの入力信号に基準電圧ＶIH、ＶILを決定する抵
抗列（Ｒ５１、Ｒ５２、Ｒ５３）を必要とする為、消費
電流が増加するという問題がある。In the input circuit shown in FIG. 5, in the case of an IC requiring a plurality of input circuits,
Since the input signal of each bit requires the resistor series (R51, R52, R53) for determining the reference voltages V IH and V IL , there is a problem that the current consumption increases.
【０００５】また、トランジスタＱ５１のコレクタエミ
ッタ間電圧ＶCE(SAT )が０Ｖで無い為、実際には基準電
圧ＶILと分圧｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖｃｃの値は異
なり、温度変化や素子のバラツキによっても、基準電圧
ＶILと分圧｛Ｒ２／Ｒ１＋Ｒ２｝Ｖｃｃの関係は若干の
変動がある。従って、基準電圧ＶILと分圧｛Ｒ２／Ｒ１
＋Ｒ２｝Ｖｃｃのバラツキがビット間やロット間で大き
いという問題がある。Further, since the collector-emitter voltage V CE (SAT) of the transistor Q51 is not 0 V, the reference voltage V IL and the divided voltage value {R2 / (R1 + R2)} Vcc are different from each other, and the temperature change and the element The relationship between the reference voltage V IL and the divided voltage {R2 / R1 + R2} Vcc also varies slightly due to the variation of. Therefore, the reference voltage V IL and the partial voltage {R2 / R1
There is a problem that the variation of + R2} Vcc is large between bits and between lots.
【０００６】図６に示す入力回路においては、複数の入
力に対する基準電圧ＶTHを抵抗Ｒ６１、Ｒ６２によって
分割される１つの分圧に集約することにより、消費電流
を削減しているが、ヒステリシス特性を持たせることが
できないという問題がある。In the input circuit shown in FIG. 6, the reference voltage V TH for a plurality of inputs is integrated into one voltage division divided by the resistors R61 and R62 to reduce the current consumption. There is a problem that you can not have.
【０００７】本発明は上記実情に鑑みなされたもので、
入力回路における基準電圧及びヒステリシス幅のバラツ
キをビット間またはロット間で小さくすることを目的と
する。また、本発明は、複数の入力回路を必要とする場
合、消費電流を削減することを他の目的とする。The present invention has been made in view of the above situation,
The purpose is to reduce variations in the reference voltage and hysteresis width in the input circuit between bits or lots. Another object of the present invention is to reduce current consumption when a plurality of input circuits are required.
【０００８】[0008]
【課題を解決するための手段】ヒステリシス特性を有す
る入力回路は、入力信号と第１の基準電圧とを比較する
第１のコンパレータと、入力信号と第２の基準電圧とを
比較する第２のコンパレータと、第１の制御端に第１の
コンパレータの出力端が接続され、第２の制御端に第２
のコンパレータの出力端が接続されているフリップフロ
ップ回路を具備し、前記フリップフロップ回路の動作に
より、この回路の出力信号を切り換え、前記フリップフ
ロップ回路の保持機能を利用することによりヒステリシ
ス特性を持つことを特徴とする。An input circuit having a hysteresis characteristic includes a first comparator for comparing an input signal with a first reference voltage and a second comparator for comparing an input signal with a second reference voltage. The output end of the first comparator is connected to the comparator and the first control end, and the second end is connected to the second control end.
A flip-flop circuit to which the output terminal of the comparator is connected, the output signal of this circuit is switched by the operation of the flip-flop circuit, and the hysteresis function is provided by using the holding function of the flip-flop circuit. Is characterized by.
【０００９】[0009]
【作用】第１のコンパレータで第１の基準電圧と入力信
号を比較し、第２のコンパレータで第２の基準電圧と入
力信号を比較する。第１及び第２のコンパレータによっ
て比較を行うことにより、入力信号のレベルが検出され
る。第１及び第２のコンパレータの出力信号に応答し
て、フリップフロップ回路はセット、リセット、保持の
いずれかの状態に切り替わる。フリップフロップ回路が
セットまたはリセットに切り替わることにより、入力回
路の出力信号が切り換えられる。The first comparator compares the first reference voltage with the input signal, and the second comparator compares the second reference voltage with the input signal. The level of the input signal is detected by performing the comparison using the first and second comparators. In response to the output signals of the first and second comparators, the flip-flop circuit switches to a set, reset, or hold state. When the flip-flop circuit is set or reset, the output signal of the input circuit is switched.
【００１０】従って、この回路の出力信号はある入力信
号の値でハイレベルになり、また、他の入力信号の値で
ロウレベルになるので、この入力回路はヒステリシス特
性を有する。Therefore, since the output signal of this circuit becomes high level at a certain input signal value and becomes low level at another input signal value, this input circuit has a hysteresis characteristic.
【００１１】[0011]
【実施例】以下、図面を参照して本発明の一実施例に係
る入力回路について説明する。図１は複数個の入力回路
ＢＬＯＣＫ１〜ＢＬＯＣＫｎ（実線で示されたブロッ
ク）を示している。入力回路ＢＬＯＣＫ１は、コンパレ
ータＣＯＭＰ１、ＣＯＭＰ２、ＲＳフリップフロップ回
路ＲＳＦＦから構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An input circuit according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a plurality of input circuits BLOCK1 to BLOCKn (blocks shown by solid lines). The input circuit BLOCK1 is composed of comparators COMP1, COMP2, and an RS flip-flop circuit RSFF.
【００１２】コンパレータＣＯＭＰ１の正入力端には入
力電圧ＶIN1 が供給されており、負入力端には基準電圧
ＶIHが供給されている。コンパレータＣＯＭＰ１の出力
端は、ＲＳフリップフロップ回路ＲＳＦＦのセット端子
Ｓ￣に接続されている。The input voltage V IN1 is supplied to the positive input terminal of the comparator COMP1, and the reference voltage V IH is supplied to the negative input terminal. The output terminal of the comparator COMP1 is connected to the set terminal S_ of the RS flip-flop circuit RSFF.
【００１３】コンパレータＣＯＭＰ２の正入力端には入
力電圧ＶIN1 が供給されており、第２の入力端には基準
電圧ＶILが供給されている。コンパレータＣＯＭＰ２の
出力端は、ＲＳフリップフロップ回路ＲＳＦＦのリセッ
ト端子Ｒ￣に接続されている。An input voltage V IN1 is supplied to the positive input terminal of the comparator COMP2, and a reference voltage V IL is supplied to the second input terminal. The output terminal of the comparator COMP2 is connected to the reset terminal R_ of the RS flip-flop circuit RSFF.
【００１４】ＲＳフリップフロップ回路ＲＳＦＦは、た
すきがけ接続されたナンドゲートＮＤ１、ＮＤ２から構
成されている。ＲＳフリップフロップ回路ＲＳＦＦの出
力が出力端ＯＵＴ１の出力電圧ＶOUT1になる。The RS flip-flop circuit RSFF is composed of NAND gates ND1 and ND2 connected in a cross-connect manner. The output of the RS flip-flop circuit RSFF becomes the output voltage V OUT1 of the output terminal OUT1.
【００１５】図１では、理解を容易にする為に入力回路
ＢＬＯＣＫ１のみについて具体的な構成を示している
が、他の入力回路ＢＬＯＣＫ２〜ＢＬＯＣＫｎも入力回
路ＢＬＯＣＫ１と同様の構成である。即ち、他の入力回
路のコンパレータＣＯＭＰ１の負入力端及びコンパレー
タＣＯＭＰ２の正入力端には入力端子ＩＮ２〜ＩＮｎか
らの入力電圧ＶIN2 〜ＶINn が供給されている。また、
コンパレータＣＯＭＰ１正入力端には基準電圧ＶIHが供
給されており、コンパレータＣＯＭＰ２の負入力端には
基準電圧ＶILが供給されている。また、ＲＳフリップフ
ロップ回路ＲＳＦＦのセット端子Ｓ￣にはコンパレータ
ＣＯＭＰ１の出力端が接続されており、リセット端子Ｒ
￣にはコンパレータＣＯＭＰ２の出力端が接続されてい
る。さらに、各入力回路ＢＬＯＣＫ２〜ＢＬＯＣＫｎは
各出力電圧ＶOUT2〜ＶOUTnの各信号を出力する。基準電
圧ＶIH、ＶILは、１組の抵抗列（抵抗Ｒ１、Ｒ２、Ｒ３
を直列に接続したもの）により生成される。FIG. 1 shows a specific configuration of only the input circuit BLOCK1 for easy understanding, but the other input circuits BLOCK2 to BLOCKn have the same configuration as the input circuit BLOCK1. That is, the input voltages V IN2 to V INn from the input terminals IN2 to INn are supplied to the negative input end of the comparator COMP1 and the positive input end of the comparator COMP2 of the other input circuit. Also,
The reference voltage V IH is supplied to the positive input terminal of the comparator COMP1, and the reference voltage V IL is supplied to the negative input terminal of the comparator COMP2. The output terminal of the comparator COMP1 is connected to the set terminal S of the RS flip-flop circuit RSFF, and the reset terminal R
The output terminal of the comparator COMP2 is connected to the circle. Further, each of the input circuits BLOCK2 to BLOCKn outputs each signal of each output voltage V OUT2 to V OUTn . The reference voltages V IH and V IL correspond to a set of resistor strings (resistors R1, R2, R3).
Connected in series).
【００１６】抵抗列を構成する抵抗Ｒ１の一端には電源
電圧ＶDDが供給されており、抵抗Ｒ３の他端は接地され
ている。抵抗Ｒ１の他端と抵抗Ｒ２の一端の接続点の電
圧が基準電圧ＶIHである。基準電圧ＶIHは、ＶIH＝
｛（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）｝×ＶDDであ
る。The power supply voltage V DD is supplied to one end of the resistor R1 constituting the resistor string, and the other end of the resistor R3 is grounded. The voltage at the connection point between the other end of the resistor R1 and one end of the resistor R2 is the reference voltage V IH . The reference voltage V IH is V IH =
{(R2 + R3) / (R1 + R2 + R3)} × V DD .
【００１７】また、抵抗Ｒ２の他端と抵抗Ｒ３の一端の
接続点の電圧が基準電圧ＶILである。基準電圧ＶILはＶ
IL＝｛Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）｝×ＶDDである。The voltage at the connection point between the other end of the resistor R2 and one end of the resistor R3 is the reference voltage V IL . Reference voltage V IL is V
IL = {R3 / (R1 + R2 + R3)} × V DD .
【００１８】図２は、入力回路ＢＬＯＣＫ１の具体的な
構成を示す図であり、コンパレータＣＯＭＰ１はトラン
ジスタＱ１〜Ｑ４、インバータＩＶ１、ＩＶ２、定電流
源Ｉ１、Ｉ２から構成される。コンパレータＣＯＭＰ２
は、トランジスタＱ５〜Ｑ８とインバータＩＶ３、定電
流源Ｉ３、Ｉ４から構成される。FIG. 2 is a diagram showing a specific configuration of the input circuit BLOCK1. The comparator COMP1 is composed of transistors Q1 to Q4, inverters IV1 and IV2, and constant current sources I1 and I2. Comparator COMP2
Is composed of transistors Q5 to Q8, an inverter IV3, and constant current sources I3 and I4.
【００１９】端子１には入力端子ＩＮ１からの信号が供
給されており、端子２には基準電圧ＶIHが供給されてお
り、端子３には基準電圧ＶILが供給されており、端子４
からは出力電圧ＶOUT1が出力される。次に、図面を参照
して入力回路ＢＬＯＣＫ１の動作を図３の真理値表を参
照して、入力電圧ＶINの電圧に応じて、場合を分けて説
明する。The signal from the input terminal IN1 is supplied to the terminal 1, the reference voltage V IH is supplied to the terminal 2, the reference voltage V IL is supplied to the terminal 3, and the terminal 4 is supplied.
Outputs an output voltage V OUT1 . Next, the operation of the input circuit BLOCK1 will be described with reference to the truth table in FIG. 3 in different cases according to the voltage of the input voltage V IN .
【００２０】第１に、入力電圧ＶIN1 が「ＶIN1 ＜
ＶIL」である場合には、コンパレータＣＯＭＰ１の出力
はハイレベル、ＣＯＭＰ２の出力はロウレベルとなる。
従って、ＲＳフリップフロップ回路ＲＳＦＦのセット端
子Ｓ￣にハイレベルの信号が供給され、リセット端子Ｒ
￣にロウレベルの信号が供給されるので、ＲＳフリップ
フロップ回路ＲＳＦＦはリセットされ、入力回路ＢＬＯ
ＣＫ１の出力電圧ＶOUT1は図３及び図４に示すようにロ
ウレベルである。First, the input voltage V IN1 is "V IN1 <
If it is “V IL ”, the output of the comparator COMP1 becomes high level and the output of COMP2 becomes low level.
Therefore, a high-level signal is supplied to the set terminal S- of the RS flip-flop circuit RSFF, and the reset terminal R
Since a low-level signal is supplied to the RS, the RS flip-flop circuit RSFF is reset and the input circuit BLO
The output voltage V OUT1 of CK1 is at the low level as shown in FIGS.
【００２１】第２に、入力電圧ＶIN1 が「ＶIL＜ＶIN1
＜ＶIH」である場合には、コンパレータＣＯＭＰ１の出
力はハイレベルとなり、コンパレータＣＯＭＰ２の出力
もハイレベルとなる。ＲＳフリップフロップ回路ＲＳＦ
Ｆのセット端子Ｓ￣とリセット端子Ｒ￣と共にハイレベ
ルの信号が供給されるので、ＲＳフリップフロップ回路
ＲＳＦＦは、図３及び図４に示すように以前の状態を保
持する。Second, the input voltage V IN1 is "V IL <V IN1
<In the case of V IH ", the output of the comparator COMP1 becomes a high level, the output of the comparator COMP2 is also at a high level. RS flip-flop circuit RSF
Since the high level signal is supplied together with the F set terminal S and the reset terminal R, the RS flip-flop circuit RSFF holds the previous state as shown in FIGS.
【００２２】第３に、入力電圧ＶIN1 が「ＶIN1 ＞
ＶIH」である場合には、コンパレータＣＯＭＰ１はロウ
レベルの信号を出力し、コンパレータＣＯＭＰ２はハイ
レベルの信号を出力する。従って、ＲＳフリップフロッ
プ回路ＲＳＦＦのセット端子Ｓ￣にロウレベルの信号が
供給され、リセット端子Ｒ￣にハイレベルの信号が供給
され、ＲＳフリップフロップ回路ＲＳＦＦはセットさ
れ、入力回路ＢＬＯＣＫ１の出力電圧ＶOUT1は図３及び
図４に示すようにハイレベルになる。Third, the input voltage V IN1 is "V IN1 >
In the case of V IH ”, the comparator COMP1 outputs a low level signal and the comparator COMP2 outputs a high level signal. Therefore, a low level signal is supplied to the set terminal S_ of the RS flip-flop circuit RSFF, a high level signal is supplied to the reset terminal R_, the RS flip-flop circuit RSFF is set, and the output voltage V OUT1 of the input circuit BLOCK1. Goes high as shown in FIGS.
【００２３】これより、図４に示すように入力電圧Ｖ
IN1 が昇圧する場合、入力電圧ＶIN1が基準電圧ＶIHよ
り大きくなると、出力電圧ＶOUT1はハイレベル（ＶDD）
になる。一方、入力電圧ＶIN1 が降圧する場合、ＶIN1
が基準電圧ＶILより小さくなると、出力電圧ＶOUT1はロ
ウレベルになる。From this, as shown in FIG. 4, the input voltage V
If IN1 is boosted, when the input voltage V IN1 becomes higher than the reference voltage V the IH, the output voltage V OUT1 is high (V DD)
become. On the other hand, when the input voltage V IN1 drops , V IN1
Becomes smaller than the reference voltage V IL , the output voltage V OUT1 becomes low level.
【００２４】即ち、図１に示す入力回路においては、出
力電圧ＶOUT1がハイレベルに立ち上がる場合の基準電圧
はＶIHであり、出力電圧ＶOUT1がロウレベルに立ち下が
る場合の基準電圧はＶILである。よって、図１に示す入
力回路は、ヒステリシス幅ＶHYS ：ＶHYS ＝ＶIH−ＶIL
のヒステリシス特性を持つ。That is, in the input circuit shown in FIG. 1, the reference voltage when the output voltage V OUT1 rises to the high level is V IH , and the reference voltage when the output voltage V OUT1 falls to the low level is V IL . is there. Therefore, the input circuit shown in FIG. 1 has a hysteresis width V HYS : V HYS = V IH −V IL.
It has a hysteresis characteristic of.
【００２５】尚、理解を容易にする為に入力回路ＢＬＯ
ＣＫ１のみについて動作を説明したが、他の入力回路Ｂ
ＬＯＣＫ２〜ＢＬＯＣＫｎも入力回路ＢＬＯＣＫ１と同
様に動作する。In order to facilitate understanding, the input circuit BLO
Although the operation has been described only for CK1, the other input circuit B
LOCK2 to BLOCKn operate similarly to the input circuit BLOCK1.
【００２６】上記構成の入力回路によれば、図１の実施
例のように、ｎ個の入力回路が必要な場合においても、
抵抗Ｒ１、Ｒ２、Ｒ３の分割電圧（分圧）ＶIH、ＶILを
全入力ビットの基準電圧として使用することが出来る。
この為、ビット間での基準電圧ＶIH、ＶIL、ヒステリシ
ス幅ＶHYS のバラツキを極めて小さくすることができ
る。According to the input circuit having the above structure, even when n input circuits are required as in the embodiment of FIG.
The divided voltage (divided voltage) V IH , V IL of the resistors R1, R2, R3 can be used as the reference voltage for all input bits.
Therefore, the variations in the reference voltages V IH , V IL and the hysteresis width V HYS between bits can be made extremely small.
【００２７】また、上記構成の入力回路によれば、基準
電圧ＶIH、ＶILは、抵抗比のみによって決定される為、
ロット間での基準電圧のバラツキを小さくすることがで
きる。さらに、ｎビットの入力に対して１組の抵抗列
（Ｒ１、Ｒ２、Ｒ３）しか必要としない為、消費電流の
削減ができる。Further, according to the input circuit having the above structure, the reference voltages V IH and V IL are determined only by the resistance ratio.
It is possible to reduce variations in reference voltage between lots. Further, since only one set of resistor series (R1, R2, R3) is required for n-bit input, it is possible to reduce current consumption.
【００２８】尚、本発明は上記実施例に限定されず種々
の変更が可能である。例えば、上記実施例では抵抗によ
る分割電圧を２個としたが、２個に限らず、分割電圧は
２個以上でも良く、基準電圧をビット毎に任意に選択し
ても構わない。即ち、抵抗をさらに追加し、分割電圧
（基準電圧）の数を増加することにより、ヒステリシス
幅を変更しても良い。The present invention is not limited to the above embodiment, and various modifications can be made. For example, in the above embodiment, the number of divided voltages by the resistors is two, but the number of divided voltages is not limited to two, and the divided voltage may be two or more, and the reference voltage may be arbitrarily selected for each bit. That is, the hysteresis width may be changed by further adding a resistor and increasing the number of divided voltages (reference voltage).
【００２９】また、上記実施例では、ＲＳフリップフロ
ップ回路ＲＳＦＦをナンドゲートＮＤ１、ＮＤ２によっ
て構成したが、他の構成、例えばノアゲートによって構
成しても構わない。Although the RS flip-flop circuit RSFF is composed of the NAND gates ND1 and ND2 in the above embodiment, it may be composed of another structure such as a NOR gate.
【００３０】[0030]
【発明の効果】本発明は、第１及び第２の基準電圧を抵
抗比のみによって決定する為、入力回路における第１及
び第２の基準電圧及びヒステリシス幅のバラツキをビッ
ト間またはロット間で小さくすることができる。また、
複数の入力回路を必要とするＩＣの場合でも、第１及び
第２の基準電圧を決定する抵抗列を１組に集約できる
為、消費電流が削減できる。According to the present invention, since the first and second reference voltages are determined only by the resistance ratio, the variations in the first and second reference voltages and the hysteresis width in the input circuit are reduced between bits or lots. can do. Also,
Even in the case of an IC that requires a plurality of input circuits, the resistance strings that determine the first and second reference voltages can be integrated into one set, so that current consumption can be reduced.
【図１】本発明の一実施例に係る入力回路の構成を示す
ブロック図。FIG. 1 is a block diagram showing a configuration of an input circuit according to an embodiment of the present invention.
【図２】本発明の一実施例に係る入力回路の詳細な構成
を示す回路図。FIG. 2 is a circuit diagram showing a detailed configuration of an input circuit according to an embodiment of the present invention.
【図３】本発明の一実施例に係る入力回路の動作を示す
図。FIG. 3 is a diagram showing an operation of the input circuit according to the embodiment of the present invention.
【図４】本発明の一実施例に係る入力回路の動作を示す
グラフ。FIG. 4 is a graph showing the operation of the input circuit according to the embodiment of the present invention.
【図５】従来の入力回路の構成を示す図。FIG. 5 is a diagram showing a configuration of a conventional input circuit.
【図６】従来の他の入力回路の構成を示す図。FIG. 6 is a diagram showing the configuration of another conventional input circuit.
ＢＬＯＣＫ１〜ＢＬＯＣＫｎ…入力回路、ＩＮ１〜ＩＮ
ｎ…入力端子、ＶIN1〜ＶINn …入力電圧、ＯＵＴ１〜
ＯＵＴｎ…出力端子、ＶOUT1〜ＶOUTn…出力電圧、ＲＳ
ＦＦ…ＲＳフリップフロップ回路、ＮＤ１、ＮＤ２…ナ
ンドゲート、ＣＯＭＰ１、ＣＯＭＰ２…コンパレータ、
ＶDD…電源電圧、ＶIH、ＶIL…基準電圧、Ｒ１〜Ｒ３…
抵抗。BLOCK1 to BLOCKn ... Input circuits, IN1 to IN
n ... input terminal, V IN1 to V INn ... input voltage, OUT1
OUTn ... Output terminal, V OUT1 to V OUTn ... Output voltage, RS
FF ... RS flip-flop circuit, ND1, ND2 ... NAND gate, COMP1, COMP2 ... Comparator,
V DD ... Power supply voltage, V IH , V IL ... Reference voltage, R1 to R3 ...
resistance.
Claims (2)
第１のコンパレータと、 入力信号と第２の基準電圧とを比較する第２のコンパレ
ータと、 第１の制御端に第１のコンパレータの出力端が接続さ
れ、第２の制御端に第２のコンパレータの出力端が接続
されているフリップフロップ回路を具備し、前記フリッ
プフロップ回路の動作により、この回路の出力信号を切
り換え、前記フリップフロップ回路の保持機能を利用す
ることによりヒステリシス特性を持つことを特徴とする
ヒステリシス特性を有する入力回路。1. A first comparator for comparing an input signal with a first reference voltage, a second comparator for comparing an input signal with a second reference voltage, and a first comparator at a first control end. A flip-flop circuit, to which the output terminal of the comparator is connected, and the output terminal of the second comparator is connected to the second control terminal, the output signal of this circuit is switched by the operation of the flip-flop circuit, An input circuit having a hysteresis characteristic characterized by having a hysteresis characteristic by utilizing a holding function of a flip-flop circuit.
１及び第２の基準電圧は、分圧回路で生成されることを
特徴とする請求項１記載のヒステリシス特性を有する入
力回路。2. The input circuit having a hysteresis characteristic according to claim 1, wherein the first and second reference voltages supplied to the plurality of input circuits are generated by a voltage dividing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8919592A JPH05291897A (en) | 1992-04-10 | 1992-04-10 | Input circuit having hysteresis characteristic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8919592A JPH05291897A (en) | 1992-04-10 | 1992-04-10 | Input circuit having hysteresis characteristic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291897A true JPH05291897A (en) | 1993-11-05 |
Family
ID=13963937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8919592A Pending JPH05291897A (en) | 1992-04-10 | 1992-04-10 | Input circuit having hysteresis characteristic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291897A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452231B1 (en) * | 2002-11-22 | 2004-10-08 | 전자부품연구원 | A comparator independent of the floating of power supply |
| JP2007208487A (en) * | 2006-01-31 | 2007-08-16 | Mitsumi Electric Co Ltd | Comparator |
| JP2007282182A (en) * | 2006-03-15 | 2007-10-25 | Toyota Central Res & Dev Lab Inc | Binarization circuit |
| JP2007295410A (en) * | 2006-04-26 | 2007-11-08 | Interchip Kk | Pulse signal generator and clock signal generator |
| EP2056083A2 (en) * | 2007-10-31 | 2009-05-06 | O2 Micro, Inc. | Auto-ranging thermistor-based temperature detection system |
| JP2010045579A (en) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | Comparator circuit, and analog digital converter having the same |
-
1992
- 1992-04-10 JP JP8919592A patent/JPH05291897A/en active Pending
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|---|---|---|---|---|
| KR100452231B1 (en) * | 2002-11-22 | 2004-10-08 | 전자부품연구원 | A comparator independent of the floating of power supply |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |