JPH05291888A - Oscillator - Google Patents
OscillatorInfo
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- JPH05291888A JPH05291888A JP4085718A JP8571892A JPH05291888A JP H05291888 A JPH05291888 A JP H05291888A JP 4085718 A JP4085718 A JP 4085718A JP 8571892 A JP8571892 A JP 8571892A JP H05291888 A JPH05291888 A JP H05291888A
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- potential
- node
- ring oscillator
- control signal
- high level
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、発振装置に関し、特
に、複数の反転器が環状に接続された構成の発振装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillator, and more particularly to an oscillator having a structure in which a plurality of inverters are connected in a ring.
【０００２】[0002]
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）は、メモリセルの記憶データの経時的な消滅
を防ぐために各メモリセルに一定周期でデータを再書込
みする、いわゆるセルフリフレッシュ機能を有する。こ
の機能の実現のために、ＤＲＡＭには、ある基本周期
（数μｓ）でレベルが切換わる信号を発生する発振器と
してリングオシレータが設けられる。また、ＤＲＡＭ等
の半導体記憶装置を含む半導体集積回路装置の多くに
は、半導体基板を所定の電位にバイアスするための基板
バイアス回路を構成する回路の１つとしてリングオシレ
ータが用いられる。基板バイアス発生回路は、リングオ
シレータの出力信号でチャージポンプ回路を動作させる
ように構成される。2. Description of the Related Art A DRAM (Dynamic Random Access Memory) has a so-called self-refresh function of rewriting data in each memory cell at regular intervals in order to prevent the stored data in the memory cell from disappearing over time. In order to realize this function, the DRAM is provided with a ring oscillator as an oscillator that generates a signal whose level is switched in a certain basic cycle (several μs). Further, in many semiconductor integrated circuit devices including semiconductor memory devices such as DRAMs, a ring oscillator is used as one of the circuits forming a substrate bias circuit for biasing a semiconductor substrate to a predetermined potential. The substrate bias generation circuit is configured to operate the charge pump circuit with the output signal of the ring oscillator.
【０００３】リングオシレータは、インバータやＮＡＮ
Ｄゲートなどの反転器を複数個環状に接続することによ
って一定周期でレベル反転する信号を発生させる自己発
振型の発振器である。A ring oscillator is an inverter or a NAN.
It is a self-oscillation type oscillator that generates a signal whose level is inverted at a constant period by connecting a plurality of inverters such as D gates in a ring shape.
【０００４】図７は半導体記憶装置などに用いられる従
来のリングオシレータの一般的な構成を示す回路図であ
る。FIG. 7 is a circuit diagram showing a general structure of a conventional ring oscillator used in a semiconductor memory device or the like.
【０００５】図８は、図７のリングオシレータの動作を
説明するためのタイミングチャート図である。FIG. 8 is a timing chart for explaining the operation of the ring oscillator of FIG.
【０００６】以下、図７および図８を参照しながら、従
来のリングオシレータの構成および動作について説明す
る。The structure and operation of the conventional ring oscillator will be described below with reference to FIGS. 7 and 8.
【０００７】なお、図７には、３個の反転器で構成され
るリングオシレータが例示される。従来のリングオシレ
ータは、図７に示されるように、複数のインバータ１
０，２０と、２入力ＮＡＮＤゲート３０とを含む。これ
ら複数のインバータ１０，２０は互いに直列に接続さ
れ、最終段のインバータ２０の出力信号はＮＡＮＤゲー
ト３０の一方の入力端に供給される。ＮＡＮＤゲート３
０の他方の入力端には、このリングオシレータを動作状
態にするか非動作状態にするかを指示するための制御信
号Ｔｏｎが与えられる。ＮＡＮＤゲート３０の出力信号
は初段のインバータ１０の入力端に供給される。FIG. 7 illustrates a ring oscillator composed of three inverters. As shown in FIG. 7, the conventional ring oscillator includes a plurality of inverters 1
It includes 0, 20 and a 2-input NAND gate 30. The plurality of inverters 10 and 20 are connected in series with each other, and the output signal of the final stage inverter 20 is supplied to one input terminal of the NAND gate 30. NAND gate 3
The other input terminal of 0 is supplied with a control signal Ton for instructing whether the ring oscillator is in an operating state or a non-operating state. The output signal of the NAND gate 30 is supplied to the input terminal of the first-stage inverter 10.
【０００８】これらの反転器１０，２０，３０間の接続
点Ｎ１〜Ｎ３のいずれかに現われた信号が、このリング
オシレータの出力信号として用いられる。The signal appearing at any of the connection points N1 to N3 between these inverters 10, 20, 30 is used as the output signal of this ring oscillator.
【０００９】制御信号Ｔｏｎは、このリングオシレータ
が発振すべき期間、すなわち、このリングオシレータの
出力信号が一定周期でレベル反転すべき期間においてハ
イレベルであり、このリングオシレータが発振すべきで
ない期間、すなわち、このリングオシレータの出力信号
のレベルが一定に保持されるべき期間においてローレベ
ルであるように、このリングオシレータの外部から供給
される。The control signal Ton is at a high level during the period in which the ring oscillator should oscillate, that is, during the period in which the level of the output signal from the ring oscillator should be inverted at a constant cycle, and the period during which the ring oscillator should not oscillate, That is, it is supplied from the outside of this ring oscillator so that the level of the output signal of this ring oscillator is at a low level during the period when it should be kept constant.
【００１０】制御信号Ｔｏｎは、たとえば、ＤＲＡＭ等
の半導体記憶装置においては、半導体記憶装置の主要回
路（メモリセルアレイ，アドレスバッファ，アドレスデ
コーダなど）の動作タイミングを制御するためのタイミ
ングジェネレータなどによって作成される。Control signal Ton is, for example, in a semiconductor memory device such as a DRAM, generated by a timing generator or the like for controlling the operation timing of the main circuits (memory cell array, address buffer, address decoder, etc.) of the semiconductor memory device. It
【００１１】リングオシレータがが発振しているとき、
このリングオシレータは動作状態にあるといい、リング
オシレータが発振していないとき、このリングオシレー
タは非動作状態にあるという。When the ring oscillator is oscillating,
This ring oscillator is said to be in operation, and when the ring oscillator is not oscillating, this ring oscillator is in operation.
【００１２】制御信号Ｔｏｎ（図８（ａ））がローレベ
ルであれば、ＮＡＮＤゲート３０の出力電位（ノードＮ
１の電位）は、ノードＮ３の電位（インバータ２０の出
力電位）にかかわらずハイレベルとなる。したがって、
制御信号Ｔｏｎがローレベルに固定されている期間Ｔ１
において、ノードＮ１の電位，ノードＮ２の電位および
ノードＮ３の電位はそれぞれ、図８（ｂ），（ｃ），お
よび（ｄ）に示されるように、ハイレベル，ローレベ
ル，およびハイレベルに固定される。つまり、このリン
グオシレータは発振しない。If the control signal Ton (FIG. 8A) is at low level, the output potential of the NAND gate 30 (node N
The potential of 1 becomes high level regardless of the potential of the node N3 (output potential of the inverter 20). Therefore,
Period T1 during which the control signal Ton is fixed at low level
, The potential of the node N1, the potential of the node N2, and the potential of the node N3 are fixed at high level, low level, and high level, respectively, as shown in FIGS. 8 (b), (c), and (d). To be done. That is, this ring oscillator does not oscillate.
【００１３】逆に、制御信号Ｔｏｎがハイレベルであれ
ば、ＮＡＮＤゲート３０がインバータとして動作するの
で、ノードＮ１には、ノードＮ３の電位の論理レベルと
逆の論理レベルの電位が現われる。したがって、制御信
号Ｔｏｎが図８（ａ）に示されるようにローレベルから
ハイレベルに切換わると、まず、ノードＮ１の電位が制
御信号Ｔｏｎの立上がりよりも、ＮＡＮＤゲート３０の
信号遅延時間だけ遅れてローレベルに立下がる。On the contrary, when the control signal Ton is at the high level, the NAND gate 30 operates as an inverter, so that the potential of the logic level opposite to the logic level of the potential of the node N3 appears at the node N1. Therefore, when the control signal Ton switches from the low level to the high level as shown in FIG. 8A, first, the potential of the node N1 is delayed from the rising of the control signal Ton by the signal delay time of the NAND gate 30. Fall to low level.
【００１４】ノードＮ２の電位はインバータ１０の反転
動作によって、ノードＮ１の電位の立下りよりもインバ
ータ１０における信号遅延時間だけ遅れてハイレベルに
立上がる。The potential of the node N2 rises to a high level by the inverting operation of the inverter 10 with a delay of the signal delay time in the inverter 10 from the fall of the potential of the node N1.
【００１５】ノードＮ３の電位は、インバータ２０の反
転動作によって、ノードＮ２の電位の立上がりよりも、
さらに、インバータ２０における信号遅延時間だけ遅れ
てローレベルに立下がる。The potential of the node N3 is higher than that of the potential of the node N2 due to the inverting operation of the inverter 20.
Further, it falls to the low level with a delay of the signal delay time in inverter 20.
【００１６】ノードＮ３の電位がローレベルに切換わる
と、ＮＡＮＤゲート３０の反転動作によって、ノードＮ
１の電位がハイレベルに切換わる。つまり、ノードＮ１
の電位が、このノードＮ３の電位の立下がりよりもＮＡ
ＮＤゲート３０における信号遅延時間だけ遅れてハイレ
ベルとなる。When the potential of the node N3 is switched to the low level, the inverting operation of the NAND gate 30 causes the node N3.
The potential of 1 switches to high level. That is, the node N1
Is higher than the fall of the potential of the node N3.
It goes high after a delay of the signal delay time in the ND gate 30.
【００１７】このノードＮ１の電位変化は、再び、イン
バータ１０および２０によってノードＮ２およびＮ３の
電位を変化させる。The change in the potential of node N1 causes the potentials of nodes N2 and N3 to be changed again by inverters 10 and 20.
【００１８】このようにして、各ノードＮ１〜Ｎ３の電
位変化が、この電位を入力として受ける反転器１０〜３
０における信号遅延時間だけ遅れて次段のノードに伝達
されるという回路動作が繰り返される。この結果、各ノ
ードＮ１〜Ｎ３の電位の論理レベルは、制御信号Ｔｏｎ
がハイレベルである期間Ｔ２において、ＮＡＮＤゲート
１０における信号遅延時間と、インバータ２０における
信号遅延時間と、ＮＡＮＤゲート３０における信号遅延
時間との総和に相当する時間ごとに反転する。つまり、
このリングオシレータは発振する。In this way, the change of the potential of each of the nodes N1 to N3 receives the potential as an input, and the inverters 10 to 3 are received.
The circuit operation in which the signal is transmitted to the node at the next stage with a delay of the signal delay time at 0 is repeated. As a result, the logic levels of the potentials of the nodes N1 to N3 are set to the control signal Ton.
In the period T2 in which the signal is at the high level, the signal is inverted at every time corresponding to the sum of the signal delay time in the NAND gate 10, the signal delay time in the inverter 20, and the signal delay time in the NAND gate 30. That is,
This ring oscillator oscillates.
【００１９】各反転器１０〜３０の信号遅延時間が長い
ほど、各ノードＮ１〜Ｎ３の電位の論理レベルは、長い
時間期間ごとに切換わる。つまり、リングオシレータの
発振周期は、反転器として信号遅延時間の長い回路を用
いるほど、長くなる。The longer the signal delay time of each inverter 10 to 30, the more the logic levels of the potentials of the nodes N1 to N3 are switched at each longer time period. That is, the oscillation cycle of the ring oscillator becomes longer as a circuit having a longer signal delay time is used as the inverter.
【００２０】制御信号Ｔｏｎが再度ローレベルに固定さ
れる（図８において実線で示された制御信号Ｔｏｎの立
下がり）と、ＮＡＮＤゲート３０の出力電位はノードＮ
３の電位変化にかかわらずローレベルの電位を出力す
る。したがって、制御信号Ｔｏｎが再びローレベルに固
定された期間Ｔ３において、ノードＮ１の電位はもは
や、ノードＮ３の電位の立上がりＲＩＳＥに応答してロ
ーレベルとならず、ハイレベルに固定される。したがっ
て、ノードＮ２の電位およびノードＮ３の電位はそれぞ
れ、期間Ｔ３においてローレベルおよびハイレベルに固
定される。つまり、このリングオシレータの発振が停止
される。When the control signal Ton is fixed to the low level again (falling of the control signal Ton shown by the solid line in FIG. 8), the output potential of the NAND gate 30 becomes the node N.
The low-level potential is output regardless of the potential change of 3. Therefore, in the period T3 in which the control signal Ton is fixed to the low level again, the potential of the node N1 is no longer in the low level in response to the rising RISE of the potential of the node N3, but is fixed to the high level. Therefore, the potential of the node N2 and the potential of the node N3 are fixed to the low level and the high level in the period T3, respectively. That is, the oscillation of this ring oscillator is stopped.
【００２１】制御信号Ｔｏｎの立下がり時にノードＮ１
の電位がローレベルである場合（図８において破線で示
す）にも、ノードＮ１の電位は制御信号Ｔｏｎの立下が
りに応答してハイレベルに固定されるので、制御信号Ｔ
ｏｎがある期間ハイレベルとされた後ローレベルに固定
されると、ノードＮ１およびＮ３の電位がハイレベルに
固定され、ノードＮ２の電位がローレベルに固定され
て、このリングオシレータの発振が停止される。When the control signal Ton falls, the node N1
When the potential of the control signal T is low level (indicated by the broken line in FIG. 8), the potential of the node N1 is fixed to the high level in response to the fall of the control signal Ton.
When on is set to the high level for a certain period and then fixed to the low level, the potentials of the nodes N1 and N3 are fixed to the high level, the potential of the node N2 is fixed to the low level, and the oscillation of this ring oscillator is stopped. To be done.
【００２２】[0022]
【発明が解決しようとする課題】上記ように、従来のリ
ングオシレータにおいて、動作状態から非動作状態への
切換および非動作状態から動作状態への切換は、リング
オシレータを構成する反転器のうちの１つを２入力ＮＡ
ＮＤゲート等のように、一方の入力端の電位がある論理
レベルであるときにのみ他方の入力端の電位を反転する
インバータとして動作し、それ以外のときには前記他方
の入力端の電位にかかわらず一定の電位を出力するよう
に動作する論理ゲートで構成して、１つの反転器の出力
電位を一定の論理レベルに強制したり、この強制を解除
したりすることによって実現される。As described above, in the conventional ring oscillator, the switching from the operating state to the non-operating state and the switching from the non-operating state to the operating state are performed among the inverters forming the ring oscillator. One with 2 inputs NA
Like an ND gate, it operates as an inverter that inverts the potential of the other input terminal only when the potential of the one input terminal is at a certain logic level, and otherwise, regardless of the potential of the other input terminal. This is realized by configuring the logic gate that operates so as to output a constant potential and forcing the output potential of one inverter to a constant logic level, or by releasing this force.
【００２３】このため、従来のリングオシレータは以下
のような問題点を有する。図９は、図７のリングオシレ
ータが動作状態から非動作状態に切換わった直後に再び
動作状態になった場合の、各ノードＮ１〜Ｎ３の電位変
化を、このリングオシレータの出力信号のレベル反転周
期（発振周期）が短い場合について示すタイミングチャ
ート図である。Therefore, the conventional ring oscillator has the following problems. FIG. 9 shows the potential inversion of the output signal of the ring oscillator when the potential changes of the nodes N1 to N3 when the ring oscillator of FIG. 7 is brought into the operating state again immediately after being switched from the operating state to the non-operating state. It is a timing chart figure shown about the case where a cycle (oscillation cycle) is short.
【００２４】図７および図９を参照して、制御信号Ｔｏ
ｎが長期間ローレベルに固定されており、これによって
ノードＮ１，Ｎ２，およびＮ３の電位がそれぞれハイレ
ベル，ローレベル，およびハイレベルである状態で、制
御信号Ｔｏｎがハイレベルに切換わってこのリングオシ
レータが動作状態となると（図９（ａ）における始めの
立上がり）、前述のような回路動作によって、ノードＮ
１，Ｎ２，およびＮ３の電位はそれぞれ、図９（ｂ），
（ｃ），および（ｄ）に示されるように一定周期（１／
ｆ0 ）でレベル反転し始める。Referring to FIGS. 7 and 9, control signal To
n is fixed to the low level for a long period of time, whereby the control signal Ton is switched to the high level while the potentials of the nodes N1, N2, and N3 are at the high level, the low level, and the high level, respectively. When the ring oscillator enters the operating state (the first rise in FIG. 9A), the node N is activated by the circuit operation as described above.
The potentials of 1, N2, and N3 are shown in FIG.
As shown in (c) and (d), a constant period (1 /
Level inversion starts at f 0 ).
【００２５】次に、制御信号Ｔｏｎ（図９（ａ））がロ
ーレベルに立下がってこのリングオシレータが非動作状
態とされてから、このリングオシレータの発振周期（１
／ｆ 0 ）よりも十分に短い時間しか経過していないとき
に制御信号Ｔｏｎが再度ハイレベルに立上がってこのリ
ングオシレータが動作状態に戻された場合を想定する。Next, the control signal Ton (FIG. 9A) is changed to
-The ring oscillator has stopped operating after
The oscillation cycle of this ring oscillator (1
/ F 0) Is sufficiently shorter than
Then the control signal Ton rises to the high level again and
Suppose the Ning Oscillator is brought back into operation.
【００２６】制御信号Ｔｏｎの立下がりに応答して、ノ
ードＮ１，Ｎ２，およびＮ３の電位はそれぞれ、図９に
おいて矢印で示されるように、ハイレベル，ローレベ
ル，およびハイレベルに強制される。In response to the fall of the control signal Ton, the potentials of the nodes N1, N2 and N3 are forced to the high level, the low level and the high level, respectively, as shown by the arrows in FIG.
【００２７】このリングオシレータの発振周波数
（ｆ0 ）が高いと、すなわち各反転器１０，２０，３０
における信号遅延時間が短いと、制御信号Ｔｏｎがロー
レベルとなってからノードＮ１の電位がハイレベルに確
定するまでの期間τ１の長さ，制御信号Ｔｏｎがローレ
ベルとなってからノードＮ２の電位がローレベルに確定
までの期間τ２の長さおよび、制御信号Ｔｏｎがローレ
ベルとなってからこれによってノードＮ３の電位がハイ
レベルに確定されるまでの期間τ３の長さは短く、制御
信号Ｔｏｎがローレベルとなってから再びハイレベルと
なるまでの期間τ４の長さ以下となる。したがって、制
御信号Ｔｏｎの立上がり時（図中破線で示す）には、ノ
ードＮ１，Ｎ２，およびＮ３の電位はそれぞれ、このリ
ングオシレータが非動作状態においてあるべき論理レベ
ルである、ハイレベル，ローレベル，およびハイレベル
に確定されている。When the oscillation frequency (f 0 ) of this ring oscillator is high, that is, each inverter 10, 20, 30
If the signal delay time at the node is short, the period τ1 from the time when the control signal Ton becomes low level until the potential of the node N1 is fixed at high level, and the time when the control signal Ton becomes low level, the potential of the node N2 becomes low. Of the control signal Ton from the low level of the control signal Ton until the potential of the node N3 is fixed to the high level. Is equal to or less than the length of the period τ4 from when the signal becomes low level until it becomes high level again. Therefore, when the control signal Ton rises (indicated by a broken line in the figure), the potentials of the nodes N1, N2, and N3 are high and low, which are logical levels that the ring oscillator should be in when it is inactive. , And fixed to high level.
【００２８】それゆえ、図９における制御信号Ｔｏｎの
二度目の立上がりに応答して、各ノードＮ１，Ｎ２，お
よびＮ３の電位はそれぞれ、このリングオシレータの最
初の動作期間Ｔ４の場合と同じ周期（１／ｆ0 ）でレベ
ル反転し始める。Therefore, in response to the second rise of the control signal Ton in FIG. 9, the potentials of the nodes N1, N2, and N3 respectively have the same cycle () as in the first operation period T4 of this ring oscillator. The level inversion starts at 1 / f 0 ).
【００２９】このように、リングオシレータの発振周期
が十分に短い場合には、このリングオシレータを動作状
態から非動作状態にした直後に再度動作状態に戻して
も、このリングオシレータの発振周期・周波数は、本来
の発振周期（１／ｆ0 ）・周波数ｆ0 となるここで、
“本来の発振周期・周波数”とは、長期間非動作状態に
置かれた後動作状態とされたときのリングオシレータの
発振周期（１／ｆ0 ）・周波数ｆ0 を意味する。As described above, when the oscillation period of the ring oscillator is sufficiently short, even if the ring oscillator is returned from the operating state to the non-operating state and then returned to the operating state again, the oscillation period and frequency of the ring oscillator are also reduced. Is the original oscillation period (1 / f 0 ) and frequency f 0 , where
The “original oscillation cycle / frequency” means the oscillation cycle (1 / f 0 ) / frequency f 0 of the ring oscillator when it is put into the operating state after being left in the non-operating state for a long time.
【００３０】図１０は、図７のリングオシレータが動作
状態から非動作状態にされた直後に再度動作状態に戻さ
れた場合の、各ノードＮ１〜Ｎ３の電位変化を、このリ
ングオシレータの発振周波数が低い場合について示すタ
イミングチャート図である。FIG. 10 shows changes in the potentials of the nodes N1 to N3 when the ring oscillator shown in FIG. 7 is returned to the operating state immediately after being brought from the operating state to the non-operating state. It is a timing chart figure shown about the case where is low.
【００３１】図７および図１０を参照して、制御信号Ｔ
ｏｎ（図１０（ａ））が長期間ローレベルに固定された
後立上げられると、ノードＮ１，Ｎ２，およびＮ３の電
位は、図１０（ｂ），（ｃ），および（ｄ）にそれぞれ
示されるように、図７に示されるよりも長い一定周期で
レベル反転し始める。Referring to FIGS. 7 and 10, control signal T
When on (FIG. 10 (a)) is fixed to the low level for a long time and then started up, the potentials of the nodes N1, N2, and N3 are changed to those of FIGS. 10 (b), (c), and (d), respectively. As shown, the level inversion starts at a constant period longer than that shown in FIG.
【００３２】次に、制御信号Ｔｏｎが一旦ローレベルと
なってこのリングオシレータが非動作状態とされた直後
に、制御信号Ｔｏｎが再びハイレベルとなってこのリン
グオシレータが動作状態に戻された場合を想定する。Next, when the control signal Ton goes high again immediately after the control signal Ton goes low once to deactivate the ring oscillator, the ring oscillator is returned to the working state. Assume
【００３３】制御信号Ｔｏｎがローレベルとなると、前
述のように、まずノードＮ１の電位がハイレベルに強制
され、これに応答してノードＮ２の電位がローレベルに
強制され、さらにこれに応答して、ノードＮ３の電位が
ハイレベルに強制される。When the control signal Ton becomes low level, as described above, the potential of the node N1 is first forced to high level, and in response thereto, the potential of the node N2 is forced to low level and further responds to this. Thus, the potential of the node N3 is forced to the high level.
【００３４】しかしながら、このリングオシレータの発
振周波数は低いので、すなわち、各反転器１０，２０，
３０における信号遅延時間は長いので、制御信号Ｔｏｎ
がローレベルとなってからこれに応答してノードＮ１の
電位がハイレベルに確定されるまでの期間τ１の長さ，
前記信号Ｔｏｎがローレベルとなってからこれに応答し
てノードＮ２の電位がローレベルに確定されるまでの期
間τ２の長さ，および、制御信号Ｔｏｎがローレベルと
なってからこれに応答してノードＮ３の電位がハイレベ
ルに確定されるまでの期間τ３の長さは、制御信号Ｔｏ
ｎがローレベルとなってから再びハイレベルとなるまで
の期間τ４以上となる。このため、制御信号Ｔｏｎが再
びハイレベルとなった時点で、ノードＮ１，Ｎ２，およ
びＮ３の電位はそれぞれ、このリングオシレータの非動
作状態にあるべき論理レベルである、ハイレベル，ロー
レベル，およびハイレベルに必ずしも確定されていな
い。そのため、このリングオシレータが再度動作状態と
なった期間Ｔ６において、ノードＮ１の電位がノードＮ
３の電位と制御信号Ｔｏｎの電位との両方に応答して変
化し、この結果、リングオシレータの発振周期・周波数
が本来の周期・周波数よりも短く・高くなる。次に、こ
の現象について説明する。However, since the oscillation frequency of this ring oscillator is low, that is, each of the inverters 10, 20,
Since the signal delay time at 30 is long, the control signal Ton
From the low level until the potential of the node N1 is fixed to the high level in response to this, the length of the period τ1,
The length of the period τ2 from when the signal Ton becomes low level until the potential of the node N2 is fixed at low level in response to this, and when the control signal Ton becomes low level in response to this. The length of the period τ3 until the potential of the node N3 is set to the high level by the control signal To
The period is τ4 or more from the time when n becomes low level to the time when it becomes high level again. Therefore, when the control signal Ton becomes the high level again, the potentials of the nodes N1, N2, and N3 are the high level, the low level, and the logic level which should be the non-operating state of the ring oscillator, respectively. Not necessarily fixed at a high level. Therefore, in the period T6 when the ring oscillator is in the operating state again, the potential of the node N1 changes to the node N1.
It changes in response to both the potential of 3 and the potential of the control signal Ton, and as a result, the oscillation cycle / frequency of the ring oscillator becomes shorter / higher than the original cycle / frequency. Next, this phenomenon will be described.
【００３５】制御信号Ｔｏｎが再びハイレベルとなった
時点でノードＮ３の電位が図１０（ｄ）に示されるよう
に、このリングオシレータが非動作状態となる前の期間
Ｔ５におけるノードＮ１の電位の最後の立下がりに応答
してまだローレベルに切換わっていなければ、ノードＮ
１の電位は制御信号Ｔｏｎの立上がりＲＩＳＥと、ノー
ドＮ３の電位の立下がりＤＲＯＰとに応答して変化す
る。As shown in FIG. 10D, when the control signal Ton becomes high level again, as shown in FIG. 10D, the potential of the node N1 in the period T5 before the ring oscillator becomes inoperative. Node N if not already switched to low level in response to the last fall
The potential of 1 changes in response to the rising RISE of the control signal Ton and the falling DROP of the potential of the node N3.
【００３６】具体的に説明すると、期間Ｔ６において、
ＮＡＮＤゲート３０は、制御信号Ｔｏｎの立上がりＲＩ
ＳＥに応答して、この時点でのノードＮ３の電位（ハイ
レベル）を反転して、ローレベルの電位を出力するの
で、ノードＮ１の電位は制御信号Ｔｏｎの立上がりＲＩ
ＳＥからＮＡＮＤゲート３０の信号遅延時間だけ遅れて
ローレベルに立下がる（図１０（ｂ）参照）。しかし、
その後、すぐに、ノードＮ３の電位が、期間Ｔ５におけ
るノードＮ１の電位の最後の立下がりに応答して立下が
る。このため、ＮＡＮＤゲート３０は、このノードＮ３
の電位の立下がりＤＲＯＰに応答してハイレベルの電位
を出力する。したがって、ノードＮ１の電位は、ノード
Ｎ３の電位の立下がりＤＲＯＰからＮＡＮＤゲート３０
の信号遅延時間だけ遅れてハイレベルに切換わる。More specifically, in the period T6,
The NAND gate 30 has a rising edge RI of the control signal Ton.
In response to SE, the potential (high level) of the node N3 at this time is inverted and a low level potential is output, so that the potential of the node N1 rises RI of the control signal Ton.
It falls to a low level with a delay from SE by the signal delay time of the NAND gate 30 (see FIG. 10B). But,
Immediately thereafter, the potential of the node N3 falls in response to the last fall of the potential of the node N1 in the period T5. Therefore, the NAND gate 30 is connected to this node N3.
A high-level potential is output in response to the falling DROP of the potential. Therefore, the potential of the node N1 changes from the fall DROP of the potential of the node N3 to the NAND gate 30.
The signal is switched to the high level with a delay of the signal delay time of.
【００３７】このように、期間Ｔ６において、ノードＮ
１の電位は制御信号Ｔｏｎの立上がりＲＩＳＥに応答し
て一旦ローレベルとなるものの、その後、すぐにノード
Ｎ３の電位の立下がりＤＲＯＰに応答してハイレベルに
立上がる。Thus, during the period T6, the node N
The potential of 1 temporarily becomes low level in response to the rising RISE of the control signal Ton, but immediately thereafter rises to high level in response to the falling DROP of the potential of the node N3.
【００３８】以後、制御信号Ｔｏｎがハイレベルである
限り、このようなノードＮ１の電位の立下がりおよび立
上がりはそれぞれ、インバータ１０の反転動作によっ
て、ノードＮ２の電位の立上がりおよび立下がりを引起
こし、このようなノードＮ２の電位の立上がりおよび立
下がりはそれぞれ、インバータ２０の反転動作によっ
て、ノードＮ３の電位の立下がりおよび立上がりを引起
こし、このようなノードＮ３の電位の立下がりおよび立
上がりはそれぞれＮＡＮＤゲート３０の反転動作によっ
て、ノードＮ１の電位の立上がりおよび立下がりを引起
こす。Thereafter, as long as the control signal Ton is at the high level, the fall and rise of the potential of the node N1 cause the rise and fall of the potential of the node N2 by the inverting operation of the inverter 10, respectively. The rising and falling of the potential of the node N2 cause the falling and rising of the potential of the node N3 by the inverting operation of the inverter 20, and the falling and the rising of the potential of the node N3 are NAND. The inverting operation of gate 30 causes the potential of node N1 to rise and fall.
【００３９】このような回路動作が繰り返されるので、
期間Ｔ６において、ノードＮ１，Ｎ２，およびＮ３の電
位はそれぞれ図１０（ｂ），（ｃ），および（ｄ）に示
されるように、期間Ｔ５におけるよりも短い周期（１／
ｆ）でレベル反転する。Since such circuit operation is repeated,
In the period T6, the potentials of the nodes N1, N2, and N3 are shorter than those in the period T5 (1/1), as shown in FIGS. 10B, 10C, and 10D, respectively.
The level is inverted in f).
【００４０】このように、本来の発振周波数が低いリン
グオシレータを動作状態から非動作状態にした直後に再
度動作状態にすると、再度動作状態となったときのリン
グオシレータの発振周波数ｆが、本来の発振周波数ｆ0
よりも高くなる。As described above, when the ring oscillator having a low original oscillation frequency is brought into the operating state again immediately after being brought from the operating state to the non-operating state, the oscillation frequency f of the ring oscillator when the operating state is brought into the operating state again becomes the original. Oscillation frequency f 0
Will be higher than.
【００４１】さて、リングオシレータは、その発振周波
数がこのリングオシレータを構成する反転器の信号遅延
時間の総和によって決定される一定値であることを前提
に、用いられる。つまり、リングオシレータの出力に応
答して動作する回路は、このリングオシレータの本来の
発振周波数に基づいて、所定の機能を実現するように構
成される。したがって、リングオシレータの発振周波数
の変動は、このリングオシレータの出力を受けて動作す
る回路の誤動作を招来する危険性がある。それゆえ、前
述のような、リングオシレータの発振周波数の変動は解
消されるべき課題であった。Now, the ring oscillator is used on the assumption that its oscillation frequency is a constant value determined by the sum of the signal delay times of the inverters forming the ring oscillator. That is, the circuit that operates in response to the output of the ring oscillator is configured to realize a predetermined function based on the original oscillation frequency of the ring oscillator. Therefore, fluctuations in the oscillation frequency of the ring oscillator may cause a malfunction of the circuit that operates by receiving the output of the ring oscillator. Therefore, the fluctuation of the oscillation frequency of the ring oscillator as described above has been a problem to be solved.
【００４２】一方、近年の半導体集積回路装置の低消費
電力化の要求に応じて、半導体集積回路装置内に形成さ
れるリングオシレータの発振周波数は低く設定されつつ
ある。したがって、半導体集積回路装置に用いられるリ
ングオシレータにおいては、とりわけ、前述のような課
題が解消されることが望ましい。On the other hand, in response to the recent demand for lower power consumption of the semiconductor integrated circuit device, the oscillation frequency of the ring oscillator formed in the semiconductor integrated circuit device is being set low. Therefore, in the ring oscillator used for the semiconductor integrated circuit device, it is desirable to solve the above problems.
【００４３】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、予め設定された発振周期・周波数お
よび、非動作状態である期間の長さにかかわらず、一定
の周期・周波数で発振する発振装置を提供することであ
る。Therefore, an object of the present invention is to solve the above problems, and to maintain a constant cycle / frequency regardless of the preset oscillation cycle / frequency and the length of the period of non-operation. To provide an oscillating device that oscillates at.
【００４４】[0044]
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る発振装置は、発振動作の停止
を指示する制御信号を外部から受ける発振装置に適用さ
れ、環状に接続された複数の反転手段と、この制御信号
によって制御される強制手段とを備える。In order to achieve the above object, an oscillator according to the present invention is applied to an oscillator which receives a control signal for instructing a stop of an oscillation operation from the outside, and is connected in a ring shape. A plurality of inversion means and a forcing means controlled by the control signal.
【００４５】強制手段は、制御信号に応答して、これら
複数の反転手段の出力を一斉に予め定められた電位に強
制する。The forcing means simultaneously forces the outputs of the plurality of inverting means to a predetermined potential in response to the control signal.
【００４６】[0046]
【作用】本発明に係る発振装置は上記のように、発振動
作の停止を指示する制御信号に応答して、環状に接続さ
れた複数の反転手段間の接続点の電位を一斉に、発振動
作が停止されるような電位に強制する強制手段を含む。
このため、制御信号によって発振動作の停止が指示され
ると、これに応答して即座に、各反転手段の入力端の電
位が前段の反転手段の出力によらず即座に、この発振器
の非動作時にあるべきレベルに確定される。As described above, the oscillator according to the present invention responds to the control signal instructing to stop the oscillation operation by simultaneously oscillating the potentials at the connection points between the plurality of inversion means connected in a ring. It includes a forcing means for forcing the potential to be stopped.
Therefore, in response to the instruction to stop the oscillating operation by the control signal, immediately in response to this, the potential at the input end of each inverting means does not depend on the output of the inverting means in the previous stage, and the oscillator is inoperative. Sometimes it is fixed at the level that it should be.
【００４７】[0047]
【実施例】図１は、本発明の一実施例のリングオシレー
タの構成を示す回路図である。1 is a circuit diagram showing the structure of a ring oscillator according to an embodiment of the present invention.
【００４８】図２は、図１のリングオシレータの動作を
説明するためのタイミングチャート図である。FIG. 2 is a timing chart for explaining the operation of the ring oscillator shown in FIG.
【００４９】以下、図１および図２を参照しながら、本
実施例のリングオシレータの構成および動作について説
明する。The configuration and operation of the ring oscillator of this embodiment will be described below with reference to FIGS. 1 and 2.
【００５０】このリングオシレータは、図７に示された
従来のリングオシレータの構成に加えて、ハイレベルに
相当する電位を供給する電源ＶｃｃとノードＮ１との間
に接続されたＰチャネルＭＯＳトランジスタ５０と、電
源ＶｃｃとノードＮ３との間に接続されたＰチャネルＭ
ＯＳトランジスタ６０と、ノードＮ２とローレベルに相
当する電位を供給する接地ＧＮＤとの間に接続されたＮ
チャネルＭＯＳトランジスタ７０と、インバータ４０と
を含む。This ring oscillator has, in addition to the structure of the conventional ring oscillator shown in FIG. 7, a P channel MOS transistor 50 connected between a power supply Vcc supplying a potential corresponding to a high level and a node N1. And a P channel M connected between the power supply Vcc and the node N3.
The N connected between the OS transistor 60 and the node N2 and the ground GND that supplies the potential corresponding to the low level.
It includes a channel MOS transistor 70 and an inverter 40.
【００５１】インバータ４０は、制御信号Ｔｏｎを反転
してトランジスタ７０のゲートに与える。トランジスタ
５０および６０のゲートには制御信号Ｔｏｎが直接与え
られる。The inverter 40 inverts the control signal Ton and supplies it to the gate of the transistor 70. The control signal Ton is directly applied to the gates of the transistors 50 and 60.
【００５２】本実施例においても、このリングオシレー
タの場合と同様に、リングオシレータを非動作状態とす
るために前記信号Ｔｏｎがローレベルにされ、リングオ
シレータを動作状態にするために制御信号Ｔｏｎはハイ
レベルとされるものとする。Also in the present embodiment, as in the case of this ring oscillator, the signal Ton is set to the low level in order to bring the ring oscillator into the non-operating state, and the control signal Ton is brought into the operating state in order to bring the ring oscillator into the operating state. High level.
【００５３】また、本実施例においても、ノードＮ１な
いしＮ３のうちのいずれかに現われた信号がこのリング
オシレータの出力信号として用いられる。Also in this embodiment, the signal appearing at any one of the nodes N1 to N3 is used as the output signal of this ring oscillator.
【００５４】制御信号Ｔｏｎがローレベルであれば、ト
ランジスタ５０および６０がＯＮ状態にあるとともに、
インバータ４０の出力電位がハイレベルであるのでトラ
ンジスタ７０もＯＮ状態にある。一方、従来と同様にＮ
ＡＮＤゲート３０は、ノードＮ３の電位にかかわらずハ
イレベルの電位を出力する。When the control signal Ton is at the low level, the transistors 50 and 60 are in the ON state, and
Since the output potential of the inverter 40 is high level, the transistor 70 is also in the ON state. On the other hand, N
The AND gate 30 outputs a high level potential regardless of the potential of the node N3.
【００５５】したがって、ノードＮ１には、ＮＡＮＤゲ
ート３０およびトランジスタ５０の両方からハイレベル
の電位が供給される。ノードＮ２には、インバータ１０
およびトランジスタ７０の両方によってローレベルの電
位が供給される。ノードＮ３にはインバータ２０および
トランジスタ６０の両方によってハイレベルの電位が供
給される。Therefore, node N1 is supplied with a high level potential from both NAND gate 30 and transistor 50. The inverter 10 is connected to the node N2.
A low level potential is supplied by both the transistor 70 and the transistor 70. A high level potential is supplied to the node N3 by both the inverter 20 and the transistor 60.
【００５６】それゆえ、非動作状態において、ノードＮ
１，Ｎ２，およびＮ３の電位は、それぞれ、従来と同様
に、ハイレベル，ローレベル，およびハイレベルに強制
される。Therefore, in the non-operating state, the node N
The potentials of 1, N2, and N3 are forced to high level, low level, and high level, respectively, as in the conventional case.
【００５７】制御信号Ｔｏｎがハイレベルであれば、逆
に、トランジスタ４０，５０，および６０がすべてＯＦ
Ｆ状態となる。このため、ノードＮ１にはＮＡＮＤゲー
ト３０の反転動作によってノードＮ３の電位と逆の論理
レベルの電位が現われ、ノードＮ２には、インバータ１
０の反転動作によってノードＮ１の電位と逆の論理レベ
ルの電位が現われ、ノードＮ３には、インバータ２０の
反転動作によってノードＮ２の電位と逆の論理レベルの
電位が現われる。つまり、このリングオシレータは図７
のリングオシレータが動作状態にある場合と全く同様に
動作する。If the control signal Ton is at the high level, on the contrary, all the transistors 40, 50 and 60 are OF.
It becomes the F state. Therefore, the potential of the logic level opposite to the potential of the node N3 appears at the node N1 due to the inverting operation of the NAND gate 30, and the inverter 1 at the node N2.
The inverting operation of 0 causes a potential of a logic level opposite to that of the node N1 to appear, and the inverting operation of the inverter 20 causes a potential of a logic level opposite to that of the node N2 to appear at the node N3. In other words, this ring oscillator is
The ring oscillator operates exactly as if it were active.
【００５８】それゆえ、制御信号Ｔｏｎ（図２（ａ））
がハイレベルである期間Ｔ７，Ｔ９において、ノードＮ
１，Ｎ２，およびＮ３の電位はそれぞれ、図２（ｂ），
（ｃ），および（ｄ）に示されるように、一定周期でレ
ベル反転する。この周期の長さは、インバータ１０の信
号遅延時間と、インバータ２０の信号遅延時間と、ＮＡ
ＮＤゲート３０の信号遅延時間との総和に相当する。Therefore, the control signal Ton (FIG. 2 (a))
Is in the high level during the periods T7 and T9, the node N
The potentials of 1, N2 and N3 are respectively as shown in FIG.
As shown in (c) and (d), the level is inverted at a constant cycle. The length of this cycle depends on the signal delay time of the inverter 10, the signal delay time of the inverter 20, and the NA
This corresponds to the sum of the signal delay time of the ND gate 30.
【００５９】制御信号Ｔｏｎが時刻ｔ１においてローレ
ベルに切換わると、トランジスタ５０，６０，および７
０が一斉にＯＦＦ状態からＯＮ状態に切換わる。このた
め、ノードＮ１の電位は、制御信号Ｔｏｎのローレベル
への切換わりに応答したＮＡＮＤゲート３０の出力電位
のハイレベルへの切換わりを待つことなく、電源Ｖｃｃ
からトランジスタ５０によってノードＮ１に供給される
電流によって即座に上昇する。同様に、ノードＮ２の電
位は、ノードＮ１の電位のハイレベルへの切換わりに応
答したインバータ１０の出力電位のローレベルへの切換
わりを待つことなく、トランジスタ７０によってノード
Ｎ２から接地ＧＮＤに引抜かれる電流によって即座に低
下する。同様に、ノードＮ３の電位は、ノードＮ２の電
位のローレベルへの切換わりに応答したインバータ２０
の出力電位のハイレベルへの切換わりを待つことなく、
トランジスタ６０によって電源ＶｃｃからノードＮ３に
供給される電流によって即座にハイレベルに固定され
る。When the control signal Ton switches to the low level at time t1, the transistors 50, 60 and 7 are turned on.
0 switches from the OFF state to the ON state all at once. Therefore, the potential of the node N1 does not have to wait for the output potential of the NAND gate 30 to switch to the high level in response to the switching of the control signal Ton to the low level, and to wait for the power supply Vcc.
Immediately rises due to the current supplied by the transistor 50 to the node N1. Similarly, the potential of the node N2 is pulled out from the node N2 to the ground GND by the transistor 70 without waiting for the switching of the output potential of the inverter 10 to the low level in response to the switching of the potential of the node N1 to the high level. Immediately reduced by current. Similarly, the potential of the node N3 changes in response to the switching of the potential of the node N2 to the low level.
Without waiting for the switching of the output potential of to the high level,
The transistor 60 immediately fixes the high level by the current supplied from the power supply Vcc to the node N3.
【００６０】この結果、時刻ｔ１における制御信号Ｔｏ
ｎのローレベルへの切換わりに応答して、ノードＮ１の
電位は従来よりも迅速にハイレベルとなり、ノードＮ２
の電位は従来よりも迅速にローレベルとなり、ノードＮ
３の電位は、従来よりも迅速にハイレベルに固定され
る。As a result, the control signal To at time t1
In response to the switching of n to the low level, the potential of the node N1 becomes the high level more quickly than before, and the node N2
Potential of the node N becomes low level more quickly than before, and the node N
The potential of 3 is fixed to the high level more quickly than before.
【００６１】このように、このリングオシレータによれ
ば、制御信号Ｔｏｎの立下がりに応答して、ＭＯＳトラ
ンジスタ５０，６０，および７０がそれぞれ、ノードＮ
１，Ｎ２，およびＮ３の電位を、そのノードの前段の反
転器の出力電位とは無関係にハイレベル，ローレベル，
およびハイレベルに強制するように動作するので、各ノ
ードＮ１〜Ｎ３は瞬時に、このリングオシレータの非動
作状態においてとるべき電位（以下、初期電位と呼ぶ）
に固定される。つまり、本実施例では、従来のように、
制御信号Ｔｏｎの立下がりに応答してノードＮ１，Ｎ
２，Ｎ３の順に初期電位にリセットされるのではなく、
制御信号Ｔｏｎの立下がりに応答してすべてのノードＮ
１，Ｎ２，およびＮ３がほぼ同時に瞬間的に初期電位に
固定される。As described above, according to this ring oscillator, MOS transistors 50, 60, and 70 are respectively connected to node N in response to the fall of control signal Ton.
The potentials of 1, N2, and N3 are set to high level, low level, regardless of the output potential of the inverter in the preceding stage of the node.
And the nodes N1 to N3 instantaneously operate so as to be forced to a high level (hereinafter, referred to as an initial potential) in the non-operating state of this ring oscillator.
Fixed to. That is, in this embodiment, as in the conventional case,
Nodes N1 and N in response to the fall of the control signal Ton
Instead of being reset to the initial potential in the order of 2, N3,
All the nodes N in response to the fall of the control signal Ton
1, N2, and N3 are almost instantaneously fixed to the initial potential.
【００６２】したがって、制御信号Ｔｏｎが立下がった
直後に再度立上がる場合、すなわち、このリングオシレ
ータがその本来の発振周期よりも十分に短い期間Ｔ１１
だけ非動作状態とされた後動作状態に戻された場合で
も、このリングオシレータは期間Ｔ７およびＴ９におけ
る発振周期（本来の発振周期）と同じ発振周期で発振す
る。Therefore, when the control signal Ton rises again immediately after it falls, that is, this ring oscillator has a period T11 sufficiently shorter than its original oscillation period.
Even when the ring oscillator is returned to the operating state after being made non-operating state, the ring oscillator oscillates in the same oscillation period as the oscillation period (original oscillation period) in the periods T7 and T9.
【００６３】具体的には、制御信号Ｔｏｎが時刻ｔ２に
おいてローレベルとなると、これに応答して前述のよう
に、ノードＮ１，Ｎ２，およびＮ３の電位がそれぞれ瞬
時に、ハイレベル，ローレベル，およびハイレベルに固
定される。つまり、期間Ｔ１０内に、各ノードＮ１，Ｎ
２，およびＮ３が初期電位にリセットされる。このた
め、制御信号Ｔｏｎがハイレベルとなった時刻ｔ３に
は、各ノードＮ１〜Ｎ３は、このリングオシレータの本
来の発振周期の長さにかかわらず、初期電位にある。し
たがって、期間Ｔ１１においては、図１０における期間
Ｔ６の場合のように、始めにノードＮ３の電位が期間Ｔ
９の終りにおけるノードＮ１の電位の立下がりに応答し
て立下がるという現象が生じない。このため、各ノード
Ｎ１〜Ｎ３の電位は、このリングオシレータが長期間動
作状態とされた（期間Ｔ８）後の期間Ｔ９の場合と同様
に、インバータ１０の信号遅延時間と、インバータ２０
の信号遅延時間と、ＮＡＮＤゲート３０の信号遅延時間
との総和に相当する長さの周期でレベル反転する。Specifically, when the control signal Ton becomes low level at time t2, in response to this, the potentials of the nodes N1, N2, and N3 are instantly changed to high level, low level, and And fixed at high level. That is, within the period T10, each node N1, N
2, and N3 are reset to the initial potential. Therefore, at time t3 when the control signal Ton becomes high level, the nodes N1 to N3 are at the initial potential, regardless of the original oscillation cycle length of the ring oscillator. Therefore, in the period T11, as in the case of the period T6 in FIG. 10, first, the potential of the node N3 is changed to the period T6.
The phenomenon of falling in response to the falling of the potential of the node N1 at the end of 9 does not occur. For this reason, the potentials of the nodes N1 to N3 are equal to the signal delay time of the inverter 10 and the inverter 20 as in the case of the period T9 after the ring oscillator is in the operating state for a long time (period T8).
The level inversion is performed in a cycle having a length corresponding to the sum of the signal delay time of 1 and the signal delay time of the NAND gate 30.
【００６４】図２には、各反転器１０，２０，３０の信
号遅延時間が長い場合、すなわち、このリングオシレー
タの発振周期が長い場合の、制御信号Ｔｏｎと、各ノー
ドＮ１，Ｎ２，Ｎ３に現われる電位波形との関係が示さ
れる。In FIG. 2, when the signal delay time of each inverter 10, 20, 30 is long, that is, when the oscillation cycle of this ring oscillator is long, the control signal Ton and each node N1, N2, N3 are applied. The relationship with the appearing potential waveform is shown.
【００６５】各反転器１０，２０，３０の信号遅延時間
が短い場合、すなわち、このリングオシレータの発振周
期が短い場合の、各ノードＮ１〜Ｎ３の電位変化は、図
３に示される。FIG. 3 shows the potential changes of the nodes N1 to N3 when the signal delay time of each inverter 10, 20, 30 is short, that is, when the oscillation period of this ring oscillator is short.
【００６６】図３を参照して、制御信号Ｔｏｎが図３
（ａ）に示されるように、ハイレベルからローレベルに
切換られた直後に再度ハイレベルに切換られる場合につ
いて考える。Referring to FIG. 3, the control signal Ton is shown in FIG.
As shown in (a), consider a case where the high level is switched to the low level and then immediately the high level is switched again.
【００６７】このような場合、図７に示された従来のリ
ングオシレータにおいても、その発振周期が制御信号Ｔ
ｏｎがローレベルである期間Ｔ１３の長さよりも短けれ
ば、このリングオシレータが再度動作状態とされた期間
Ｔ１４において、各ノードＮ１〜Ｎ３の電位は本来の周
期でレベル反転する（図９参照）。In such a case, the oscillation cycle of the conventional ring oscillator shown in FIG.
If on is shorter than the length of the period T13 in which the level is low, the potentials of the nodes N1 to N3 are inverted in the original period in the period T14 in which the ring oscillator is in the operating state again (see FIG. 9).
【００６８】しかしながら、本実施例によれば、制御信
号Ｔｏｎがローレベルとなると、これに応答してノード
Ｎ１，Ｎ２，およびＮ３の電位はそれぞれ、図３
（ｂ），（ｃ），および（ｄ）に示されるように、従来
より迅速に、かつ、同時に初期電位に強制される。However, according to the present embodiment, when the control signal Ton becomes low level, the potentials of the nodes N1, N2 and N3 respectively respond to this, as shown in FIG.
As shown in (b), (c), and (d), the initial potential is forced more quickly and simultaneously than in the past.
【００６９】上記実施例では、環状に接続された複数の
反転器間のノードを、制御信号Ｔｏｎの立下がりに応答
して一斉に初期電位にリセットするために、各ノードに
１つのＭＯＳトランジスタが接続されたが、環状に接続
された複数の反転器の各々に、制御信号Ｔｏｎまたはそ
の反転信号と前段の反転器の出力信号とを受ける論理ゲ
ートを用いることによって、これら複数の反転器間のノ
ードを一斉に初期電位に強制してもよい。図４は、この
ような方法で各ノードの初期化が実現されるリングオシ
レータを示す回路図であり、本発明の他の実施例を示
す。In the above-described embodiment, one MOS transistor is provided at each node in order to reset the nodes between the plurality of inverters connected in a ring to the initial potential all at once in response to the fall of the control signal Ton. By using a logic gate that receives the control signal Ton or its inverted signal and the output signal of the preceding-stage inverter for each of the plurality of inverters that are connected, but connected in a loop, The nodes may be forced to the initial potential all at once. FIG. 4 is a circuit diagram showing a ring oscillator in which the initialization of each node is realized by such a method, and shows another embodiment of the present invention.
【００７０】図４を参照して、このリングオシレータ
は、環状に接続された２入力ＮＡＮＤゲート１００，３
００，および２入力ＮＯＲゲート２００と、インバータ
４００とを含む。ＮＡＮＤゲート１００，３００と、Ｎ
ＯＲゲート２００とは交互に接続される。Referring to FIG. 4, this ring oscillator has two input NAND gates 100 and 3 connected in a ring shape.
00 and a 2-input NOR gate 200, and an inverter 400. NAND gates 100 and 300, and N
The OR gates 200 are alternately connected.
【００７１】ＮＡＮＤゲート１００は、制御信号Ｔｏｎ
とＮＡＮＤゲート３００の出力信号とを受ける。ＮＡＮ
Ｄゲート３００は、ＮＯＲゲート２００の出力信号と制
御信号Ｔｏｎとを受ける。ＮＯＲゲート２００は、ＮＡ
ＮＤゲート１００の出力信号とインバータ４００の出力
信号とを受ける。インバータ４００は、制御信号Ｔｏｎ
を反転する。The NAND gate 100 has a control signal Ton.
And an output signal of NAND gate 300. NAN
D gate 300 receives the output signal of NOR gate 200 and control signal Ton. NOR gate 200 is NA
It receives the output signal of ND gate 100 and the output signal of inverter 400. The inverter 400 has a control signal Ton
Invert.
【００７２】本実施例においても、このリングオシレー
タを動作状態とするために制御信号Ｔｏｎはハイレベル
とされ、このリングオシレータを非動作状態にするため
に制御信号Ｔｏｎはローレベルとされるものとする。環
状に接続された論理ゲート１００，２００，３００間の
接続点Ｎ４〜Ｎ６のいずれかの信号が、このリングオシ
レータの出力信号として用いられる。Also in this embodiment, the control signal Ton is set to the high level to bring the ring oscillator into the operating state, and the control signal Ton is set to the low level to bring the ring oscillator into the non-operating state. To do. A signal at any one of connection points N4 to N6 between the logic gates 100, 200, 300 connected in a ring is used as an output signal of this ring oscillator.
【００７３】制御信号Ｔｏｎがローレベルであれば、Ｎ
ＡＮＤゲート１００はノードＮ４の電位にかかわらずハ
イレベルの電位を出力し、ＮＯＲゲート２００はインバ
ータ４００からハイレベルの電位を受けて、ノードＮ５
の電位にかかわらずローレベルの電位を出力し、ＮＡＮ
Ｄゲート３００は、ノードＮ６の電位にかかわらずハイ
レベルの電位を出力する。したがって、このリングオシ
レータが非動作状態である期間には、ノードＮ４，Ｎ
５，およびＮ６の電位はそれぞれ、ハイレベル，ハイレ
ベル，およびローレベルに固定される。If the control signal Ton is at low level, N
The AND gate 100 outputs a high-level potential regardless of the potential of the node N4, and the NOR gate 200 receives the high-level potential from the inverter 400, and the NOR gate 200 receives the high-level potential.
Output a low level potential regardless of the
The D gate 300 outputs a high-level potential regardless of the potential of the node N6. Therefore, while the ring oscillator is in the inactive state, the nodes N4, N
The potentials of 5 and N6 are fixed at high level, high level, and low level, respectively.
【００７４】一方、制御信号Ｔｏｎがハイレベルであれ
ば、ＮＡＮＤゲート２００および３００ならびにＮＯＲ
ゲート４００はそれぞれ、一方の入力端にハイレベルの
電位およびローレベルの電位を受けるので、インバータ
として動作する。すなわち、各論理ゲート２００，３０
０，４００は、前段の論理ゲートの出力電位を反転して
次段の論理ゲートに供給するように動作する。したがっ
て、このリングオシレータは、動作状態において、図７
に示された従来のリングオシレータと同様に動作する。On the other hand, if the control signal Ton is at high level, the NAND gates 200 and 300 and NOR are
Each of the gates 400 receives a high-level potential and a low-level potential at its one input terminal, and thus operates as an inverter. That is, each logic gate 200, 30
0 and 400 operate to invert the output potential of the logic gate of the previous stage and supply it to the logic gate of the next stage. Therefore, in operation, this ring oscillator is
It operates similarly to the conventional ring oscillator shown in FIG.
【００７５】図５は、本実施例のリングオシレータにお
ける各ノードＮ４〜Ｎ５の電位の、制御信号Ｔｏｎの変
化に応じた変化の様子を示すタイミングチャート図であ
る。以下、図４および図５を参照しながら、本実施例の
リングオシレータの動作についてもう少し詳細に説明す
る。FIG. 5 is a timing chart showing changes in the potentials of the nodes N4 to N5 in the ring oscillator of this embodiment in response to changes in the control signal Ton. The operation of the ring oscillator according to the present embodiment will be described in more detail below with reference to FIGS. 4 and 5.
【００７６】制御信号Ｔｏｎ（図５（ａ））がローレベ
ルからハイレベルに切換わると、各論理ゲート２００，
３００，４００は同時に、インバータとして動作し始め
るので、ＮＡＮＤゲート２００はそれまでのノードＮ４
の電位（ハイレベル）を反転してローレベルの電位を出
力し、ＮＯＲゲート４００はノードＮ５のそれまでの電
位（ハイレベル）を反転してローレベルの電位を出力
し、ＮＡＮＤゲート３００はノードＮ６のそれまでの電
位（ローレベル）を反転してハイレベルの電位を出力す
る。したがって、制御信号Ｔｏｎのローレベルからハイ
レベルへの切換わりに応答して、ノードＮ４〜Ｎ６のう
ちノードＮ５の電位（図５（ｃ））のみが変化する。こ
のノードＮ５の電位変化はＮＡＮＤゲート３００によっ
てノードＮ４の電位を変化させる。When the control signal Ton (FIG. 5A) is switched from the low level to the high level, each logic gate 200,
Since 300 and 400 simultaneously start operating as an inverter, the NAND gate 200 operates as the node N4 until then.
Of the node N5 and outputs the low level potential, the NOR gate 400 inverts the potential (high level) of the node N5 up to that point and outputs the low level potential, and the NAND gate 300 outputs the node N5. The potential (low level) of N6 up to that point is inverted and a high level potential is output. Therefore, in response to the switching of the control signal Ton from the low level to the high level, only the potential (FIG. 5C) of the node N5 among the nodes N4 to N6 changes. This potential change of the node N5 causes the NAND gate 300 to change the potential of the node N4.
【００７７】この結果、図５に示されるように、ノード
Ｎ５の電位は制御信号Ｔｏｎの立上がりよりもＮＡＮＤ
ゲート２００における信号遅延時間分だけ遅れてローレ
ベルに切換わり、ノードＮ６の電位（図５（ｂ））は、
ノードＮ５の電位のローレベルへの切換わりよりもＮＯ
Ｒゲート４００における信号遅延時間分だけ遅れてハイ
レベルに切換わり、ノードＮ４の電位（図５（ｂ））
は、ノードＮ６の電位のハイレベルへの切換わりよりも
ＮＡＮＤゲート３００における信号遅延時間分だけ遅れ
てローレベルに切換わる。以後、このような、各ノード
Ｎ４〜Ｎ６の電位変化の次段のノードへの伝達が繰り返
される。この結果、制御信号Ｔｏｎがハイレベルである
期間中、各ノードＮ４〜Ｎ６の電位は、ＮＡＮＤゲート
２００における信号遅延時間と、ＮＯＲゲート４００に
おける信号遅延時間と、ＮＡＮＤゲート３００における
信号遅延時間との総和に相当する長さの周期で、レベル
反転を繰り返す。As a result, as shown in FIG. 5, the potential of the node N5 is higher than that of the control signal Ton by NAND.
Switching to the low level after a delay of the signal delay time in the gate 200, the potential of the node N6 (FIG. 5B) is
NO rather than switching the potential of the node N5 to low level
Switching to the high level after a delay of the signal delay time in the R gate 400, the potential of the node N4 (FIG. 5B).
Switches to the low level with a delay of the signal delay time in the NAND gate 300 from the switching of the potential of the node N6 to the high level. After that, such transmission of the potential change of each of the nodes N4 to N6 to the next-stage node is repeated. As a result, during the period when the control signal Ton is at the high level, the potentials of the nodes N4 to N6 are the signal delay time in the NAND gate 200, the signal delay time in the NOR gate 400, and the signal delay time in the NAND gate 300. The level inversion is repeated in a cycle having a length corresponding to the sum.
【００７８】制御信号Ｔｏｎがハイレベルからローレベ
ルに切換わると（時刻ｔ４）、各論理ゲート２００，３
００，および４００はそれぞれ、前段の論理ゲートの出
力電位にかかわらず、ハイレベルの電位，ローレベルの
電位，およびハイレベルの電位を一斉に出力する。した
がって、ノードＮ４，Ｎ５，およびＮ６の電位はそれぞ
れ、制御信号Ｔｏｎの立下がりに応答して即座に、ハイ
レベル，ハイレベル，およびローレベルに固定される。When the control signal Ton switches from the high level to the low level (time t4), each logic gate 200, 3
00 and 400 output a high-level potential, a low-level potential, and a high-level potential all at once, regardless of the output potential of the preceding logic gate. Therefore, the potentials of nodes N4, N5, and N6 are immediately fixed to the high level, the high level, and the low level in response to the fall of control signal Ton.
【００７９】それゆえ、時刻ｔ５において制御信号Ｔｏ
ｎがハイレベルからローレベルに切換られた直後ｔ６に
再度ハイレベルに立上げられても、この制御信号Ｔｏｎ
の再立上がり時に各ノードＮ４〜Ｎ６は既に初期電位に
リセットされているため、制御信号Ｔｏｎの再立上げに
応答して、各ノードＮ４〜Ｎ６の電位は、本来の周期で
レベル反転を繰り返し始める。Therefore, at time t5, the control signal To
Even if n is raised to the high level again at t6 immediately after n is switched from the high level to the low level, this control signal Ton
Since the nodes N4 to N6 have already been reset to the initial potential when the control signal Ton is restarted, the potentials of the nodes N4 to N6 begin to repeat level inversion in the original cycle in response to the restart of the control signal Ton. ..
【００８０】このように、本実施例においても、リング
オシレータを構成する反転器２００，３００，４００間
の接続点の電位がリングオシレータの非動作状態への切
換わりに応答して即座に初期化されるので、このリング
オシレータの発振周波数は変動しない。As described above, also in this embodiment, the potential at the connection point between the inverters 200, 300 and 400 forming the ring oscillator is instantly initialized in response to the switching of the ring oscillator to the non-operating state. Therefore, the oscillation frequency of this ring oscillator does not change.
【００８１】さて、ＭＯＳ半導体集積回路装置にリング
オシレータが組込まれる場合、リングオシレータを構成
する各反転器は、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタによって構成される。図
６は、リングオシレータを構成するインバータの回路構
成を、このリングオシレータがＣＭＯＳ半導体集積回路
装置に組込まれる場合について示す回路図である。When a ring oscillator is incorporated in a MOS semiconductor integrated circuit device, each inverter forming the ring oscillator is composed of a P channel MOS transistor and an N channel MOS transistor. FIG. 6 is a circuit diagram showing a circuit configuration of an inverter forming a ring oscillator in the case where the ring oscillator is incorporated in a CMOS semiconductor integrated circuit device.
【００８２】図６を参照して、このような場合、各イン
バータは、一般に、電源Ｖｃｃと接地ＧＮＤとの間に互
いに直列に接続された、ＰチャネルＭＯＳトランジスタ
１０００およびＮチャネルＭＯＳトランジスタ２０００
を含む。トランジスタ１０００および２０００のゲート
には、前段の反転器の出力が供給され、トランジスタ１
０００および２０００の接続点の電位がこのインバータ
の出力として次段の反転器に供給される。Referring to FIG. 6, in such a case, each inverter is generally connected in series between power supply Vcc and ground GND, and P-channel MOS transistor 1000 and N-channel MOS transistor 2000 are connected in series.
including. The gates of the transistors 1000 and 2000 are supplied with the output of the inverter in the preceding stage,
The potential at the connection point of 000 and 2000 is supplied to the inverter of the next stage as the output of this inverter.
【００８３】したがって、たとえば図１のリングオシレ
ータにおいて各ノードＮ１〜Ｎ３の電位がローレベルか
らハイレベルへ、または、ハイレベルからローレベルへ
ゆっくりと変化すると、このノードの電位を入力として
受ける反転器内に流れる貫通電流が増加する。Therefore, for example, in the ring oscillator of FIG. 1, when the potentials of the nodes N1 to N3 slowly change from low level to high level or from high level to low level, an inverter receiving the potential of this node as an input. The through current flowing inside increases.
【００８４】たとえば、図１のインバータ１０が図６の
ように構成された場合を想定する。このような場合、ノ
ードＮ１の電位がトランジスタ１０００および２０００
のゲートに与えられ、トランジスタ１０００および２０
００の接続点の電位がノードＮ２の電位となる。このた
め、ノードＮ１の電位が制御信号Ｔｏｎの立下がりに応
答して従来のようにゆっくりとハイレベルに変化する
と、この変化期間中に、トランジスタ１０００および２
０００のゲート電位がハイレベルおよびローレベルのい
ずれでもない中間的な電位範囲（ハイレベルに相当する
電位およびローレベルに相当する電位をそれぞれＶＨお
よびＶＬで表わすと、通常、（ＶＨ＋ＶＬ）／２付近）
にある期間が長くなる。ＰチャネルＭＯＳトランジスタ
１０００およびＭチャネルＭＯＳトランジスタ２０００
はいずれも、ゲート電位がこのような中間的な範囲にあ
るとき、浅いＯＮ状態となる。このため、このような期
間において、インバータ１０を構成するトランジスタ１
０００および２０００がともにＯＮ状態となるので、電
源Ｖｃｃから接地ＧＮＤに流れる電流、すなわち貫通電
流が生じる。したがって、このような期間が長いほど、
貫通電流が増大する。For example, assume that the inverter 10 shown in FIG. 1 is configured as shown in FIG. In such a case, the potential of the node N1 is set to the transistors 1000 and 2000
Applied to the gates of transistors 1000 and 20
The potential of the connection point of 00 becomes the potential of the node N2. Therefore, when the potential of the node N1 slowly changes to the high level as in the conventional case in response to the fall of the control signal Ton, the transistors 1000 and 2 are changed during this change period.
An intermediate potential range in which the gate potential of 000 is neither a high level nor a low level (when the potential corresponding to the high level and the potential corresponding to the low level are represented by VH and VL, respectively, it is usually around (VH + VL) / 2). )
The period of time becomes longer. P-channel MOS transistor 1000 and M-channel MOS transistor 2000
Both of them are in a shallow ON state when the gate potential is in such an intermediate range. Therefore, in such a period, the transistor 1 included in the inverter 10
Since both 000 and 2000 are turned on, a current flowing from the power supply Vcc to the ground GND, that is, a through current is generated. Therefore, the longer this period is,
The through current increases.
【００８５】しかし、本実施例によれば、各ノードＮ１
〜Ｎ３の電位は、制御信号Ｔｏｎの立下がりに応答して
従来よりも迅速に初期電位に強制されるので、各反転器
１０，２０，３０を構成するＰチャネルトランジスタと
ＮチャネルトランジスタとがともにＯＮ状態となる期間
が従来よりも短縮される。したがって、制御信号Ｔｏｎ
の切換わりに応答して各反転器内に生じる貫通電流が軽
減されて、リングオシレータの消費電力が小さくなる。However, according to this embodiment, each node N1
The potentials of N3 to N3 are forced to the initial potential faster than before in response to the fall of the control signal Ton, so that the P-channel transistor and the N-channel transistor forming each of the inverters 10, 20, 30 are both connected. The period in which it is in the ON state is shortened compared to the conventional case. Therefore, the control signal Ton
The shoot-through current generated in each inverter in response to the switching is reduced, and the power consumption of the ring oscillator is reduced.
【００８６】[0086]
【発明の効果】以上のように、本発明によれば、発振器
の発振周期・周波数が、この発振器の動作タイミングに
よって変動することがないとともに、発振器の動作状態
から非動作状態への切換わり時に発振器内に生じる貫通
電流が低減される。この結果、発振周期・周波数が安定
しており、かつ消費電力の小さい発振器が実現される。As described above, according to the present invention, the oscillation cycle / frequency of the oscillator does not fluctuate depending on the operation timing of the oscillator, and at the time of switching from the operating state to the non-operating state of the oscillator. The shoot-through current generated in the oscillator is reduced. As a result, an oscillator with a stable oscillation cycle and frequency and low power consumption is realized.
【図１】本発明の一実施例のリングオシレータの構成を
示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a ring oscillator according to an embodiment of the present invention.
【図２】図１のリングオシレータの動作を、その発振周
期が長い場合について示すタイミングチャート図であ
る。FIG. 2 is a timing chart showing the operation of the ring oscillator shown in FIG. 1 when the oscillation cycle is long.
【図３】図１のリングオシレータの動作を、その発振周
期が短い場合について示すタイミングチャート図であ
る。FIG. 3 is a timing chart showing the operation of the ring oscillator shown in FIG. 1 when the oscillation cycle is short.
【図４】本発明の他の実施例のリングオシレータの構成
を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a ring oscillator according to another embodiment of the present invention.
【図５】図４のリングオシレータの動作を説明するため
のタイミングチャート図である。5 is a timing chart diagram for explaining the operation of the ring oscillator of FIG. 4. FIG.
【図６】ＣＭＯＳ構成のインバータの回路図である。FIG. 6 is a circuit diagram of an inverter having a CMOS configuration.
【図７】従来のリングオシレータの構成を示す回路図で
ある。FIG. 7 is a circuit diagram showing a configuration of a conventional ring oscillator.
【図８】図７のリングオシレータの基本的な動作を説明
するためのタイミングチャート図である。8 is a timing chart diagram for explaining a basic operation of the ring oscillator of FIG.
【図９】図７のリングオシレータの動作を、その発振周
期が短い場合について示すタイミングチャート図であ
る。9 is a timing chart showing the operation of the ring oscillator shown in FIG. 7 when the oscillation cycle is short.
【図１０】図７のリングオシレータの動作を、その発振
周期が長い場合について示すタイミングチャート図であ
る。10 is a timing chart showing the operation of the ring oscillator shown in FIG. 7 when the oscillation cycle is long.
１０，２０，４０，１００ インバータ ３０，２００，３００ ２入力ＮＡＮＤゲート ５０，６０，１０００ ＰチャネルＭＯＳトランジスタ ７０，２０００ ＮチャネルＭＯＳトランジスタ ４００ ２入力ＮＯＲゲート なお、図中、同一符号は同一または相当部分を示す。 10, 20, 40, 100 Inverter 30, 200, 300 2-input NAND gate 50, 60, 1000 P-channel MOS transistor 70, 2000 N-channel MOS transistor 400 2-input NOR gate In the drawings, the same reference numerals are the same or corresponding parts. Indicates.
Claims (1)
部から受ける発振装置であって、 環状に接続された複数の反転手段と、 前記制御信号に応答して、前記複数の反転手段の出力を
一斉に予め定められた電位に強制する強制手段とを備え
た、発振装置。1. An oscillating device that receives a control signal from outside for instructing to stop an oscillating operation, and a plurality of inverting means connected in a ring, and outputs of the plurality of inverting means in response to the control signal. And an oscillating device for forcibly energizing all of them to a predetermined potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085718A JPH05291888A (en) | 1992-04-07 | 1992-04-07 | Oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085718A JPH05291888A (en) | 1992-04-07 | 1992-04-07 | Oscillator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291888A true JPH05291888A (en) | 1993-11-05 |
Family
ID=13866620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085718A Withdrawn JPH05291888A (en) | 1992-04-07 | 1992-04-07 | Oscillator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291888A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188546A (en) * | 1998-12-21 | 2000-07-04 | Nec Corp | Lock discriminating circuit for pll |
| US7656206B2 (en) | 2005-04-28 | 2010-02-02 | Thine Electronics, Inc. | Phase-locked loop circuit |
-
1992
- 1992-04-07 JP JP4085718A patent/JPH05291888A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188546A (en) * | 1998-12-21 | 2000-07-04 | Nec Corp | Lock discriminating circuit for pll |
| US7656206B2 (en) | 2005-04-28 | 2010-02-02 | Thine Electronics, Inc. | Phase-locked loop circuit |
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