JPH05291844A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH05291844A JPH05291844A JP4090688A JP9068892A JPH05291844A JP H05291844 A JPH05291844 A JP H05291844A JP 4090688 A JP4090688 A JP 4090688A JP 9068892 A JP9068892 A JP 9068892A JP H05291844 A JPH05291844 A JP H05291844A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- base
- current source
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 第１の電流源と第２の電流源の値が違っても
２つのレベルシフト量が同じになる差動増幅回路を提供
する。 【構成】 入力端子ＶIN1 にトランジスタＱ１のベース
が、入力端子ＶIN2 にトランジスタＱ２のベースが接続
され、トランジスタＱ１のエミッタにトランジスタＱ３
のベース及びトランジスタＱ４のコレクタが、トランジ
スタＱ２のエミッタにトランジスタＱ３のコレクタ及び
トランジスタＱ４のベースが接続され、トランジスタＱ
３のエミッタに電流源Ｉ1 の一端と出力端子ＶOUT1が、
トランジスタＱ４のエミッタに電流源Ｉ2 の一端と出力
端子ＶIN2 が接続され、電流源Ｉ1、Ｉ2 の他端が電圧
源Ｖ1 にかつトランジスタＱ１、Ｑ２のコレクタが電圧
源Ｖ2 に接続される。
２つのレベルシフト量が同じになる差動増幅回路を提供
する。 【構成】 入力端子ＶIN1 にトランジスタＱ１のベース
が、入力端子ＶIN2 にトランジスタＱ２のベースが接続
され、トランジスタＱ１のエミッタにトランジスタＱ３
のベース及びトランジスタＱ４のコレクタが、トランジ
スタＱ２のエミッタにトランジスタＱ３のコレクタ及び
トランジスタＱ４のベースが接続され、トランジスタＱ
３のエミッタに電流源Ｉ1 の一端と出力端子ＶOUT1が、
トランジスタＱ４のエミッタに電流源Ｉ2 の一端と出力
端子ＶIN2 が接続され、電流源Ｉ1、Ｉ2 の他端が電圧
源Ｖ1 にかつトランジスタＱ１、Ｑ２のコレクタが電圧
源Ｖ2 に接続される。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅器の前置回路で
あるレベルシフト回路に関する。
あるレベルシフト回路に関する。
【０００２】
【従来の技術】図５は従来の差動増幅回路の構成を示す
図である。図において、入力端子ＶIN1 にトランジスタ
Ｑ１のベースが、入力端子ＶIN2 にトランジスタＱ２の
ベースが接続され、それぞれのコレクタに電圧源Ｖ2 が
接続されている。また、トランジスタＱ１のエミッタに
トランジスタＱ４のコレクタ及びベースが、トランジス
タＱ２のエミッタにトランジスタＱ３のコレクタ及びベ
ースが、トランジスタＱ３のエミッタに出力端子ＶOUT2
及び電流源Ｉ2 が接続されている。さらに、トランジス
タＱ４のエミッタに出力端子ＶOUT1と電流源Ｉ1 が接続
され、電流源Ｉ1，Ｉ2 の他端は電圧源Ｖ1 に接続され
ている。以上の構成より、入出力の関係は ＶOUT1＝ＶIN1 ＋ＶBE(Q1)＋ＶBE(Q4) ＝ＶIN1 ＋２・ＶT ｌn （Ｉ1 ／Ｉs ） Ｉs ：飽和
電流 ＶOUT2＝ＶIN2 ＋２・ＶT ｌn （Ｉ2 ／Ｉs ） となり、ＶIN1 ＝ＶIN2 であれば ＶOUT1−ＶOUT2＝２・ＶT ｌn （Ｉ1 ／Ｉ2 ） であり２つのレベルシフト量の誤差はＩ1 ，Ｉ2 に依存
する事がわかる。
図である。図において、入力端子ＶIN1 にトランジスタ
Ｑ１のベースが、入力端子ＶIN2 にトランジスタＱ２の
ベースが接続され、それぞれのコレクタに電圧源Ｖ2 が
接続されている。また、トランジスタＱ１のエミッタに
トランジスタＱ４のコレクタ及びベースが、トランジス
タＱ２のエミッタにトランジスタＱ３のコレクタ及びベ
ースが、トランジスタＱ３のエミッタに出力端子ＶOUT2
及び電流源Ｉ2 が接続されている。さらに、トランジス
タＱ４のエミッタに出力端子ＶOUT1と電流源Ｉ1 が接続
され、電流源Ｉ1，Ｉ2 の他端は電圧源Ｖ1 に接続され
ている。以上の構成より、入出力の関係は ＶOUT1＝ＶIN1 ＋ＶBE(Q1)＋ＶBE(Q4) ＝ＶIN1 ＋２・ＶT ｌn （Ｉ1 ／Ｉs ） Ｉs ：飽和
電流 ＶOUT2＝ＶIN2 ＋２・ＶT ｌn （Ｉ2 ／Ｉs ） となり、ＶIN1 ＝ＶIN2 であれば ＶOUT1−ＶOUT2＝２・ＶT ｌn （Ｉ1 ／Ｉ2 ） であり２つのレベルシフト量の誤差はＩ1 ，Ｉ2 に依存
する事がわかる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の差動増幅回路においては、第１の電流源と第２
の電流源の値が同じでないと第１のレベルシフト回路と
第２のレベルシフト回路のシフト量が同じにならない欠
点がある。
た従来の差動増幅回路においては、第１の電流源と第２
の電流源の値が同じでないと第１のレベルシフト回路と
第２のレベルシフト回路のシフト量が同じにならない欠
点がある。
【０００４】本発明の差動増幅回路はこのような課題に
着目してなされたものであり、その目的とするところ
は、第１の電流源と第２の電流源の値が違っても２つの
レベルシフト量が同じになる差動増幅回路を提供するこ
とにある。
着目してなされたものであり、その目的とするところ
は、第１の電流源と第２の電流源の値が違っても２つの
レベルシフト量が同じになる差動増幅回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のレベルシフト回路は、同等に２ＶBE以上
電圧シフトする２つのレベルシフト回路において、第１
の入力端子に第１のトランジスタのベースが、第２の入
力端子に第２のトランジスタのベースが接続され、第１
のトランジスタのエミッタに第３のトランジスタのベー
ス及び第４のトランジスタのコレクタが、第２のトラン
ジスタのエミッタに第３のトランジスタのコレクタ及び
第４のトランジスタのベースが接続され、第３のトラン
ジスタのエミッタに第１の電流源の一端と第１の出力端
子が、第４のトランジスタのエミッタに第２の電流源の
一端と第２の出力端子が接続され、第１，第２の電流源
の他端が第１の電圧源にかつ第１、第２のトランジスタ
のコレクタが第２の電圧源に接続される。
めに、本発明のレベルシフト回路は、同等に２ＶBE以上
電圧シフトする２つのレベルシフト回路において、第１
の入力端子に第１のトランジスタのベースが、第２の入
力端子に第２のトランジスタのベースが接続され、第１
のトランジスタのエミッタに第３のトランジスタのベー
ス及び第４のトランジスタのコレクタが、第２のトラン
ジスタのエミッタに第３のトランジスタのコレクタ及び
第４のトランジスタのベースが接続され、第３のトラン
ジスタのエミッタに第１の電流源の一端と第１の出力端
子が、第４のトランジスタのエミッタに第２の電流源の
一端と第２の出力端子が接続され、第１，第２の電流源
の他端が第１の電圧源にかつ第１、第２のトランジスタ
のコレクタが第２の電圧源に接続される。
【０００６】
【作用】すなわち、本発明のレベルシフト回路において
は、第１の入力端子に第１のトランジスタのベースが、
第２の入力端子に第２のトランジスタのベースが接続さ
れ、第１のトランジスタのエミッタに第３のトランジス
タのベース及び第４のトランジスタのコレクタが、第２
のトランジスタのエミッタに第３のトランジスタのコレ
クタ及び第４のトランジスタのベースが接続され、第３
のトランジスタのエミッタに第１の電流源の一端と第１
の出力端子が、第４のトランジスタのエミッタに第２の
電流源の一端と第２の出力端子が接続され、第１，第２
の電流源の他端が第１の電圧源にかつ第１、第２のトラ
ンジスタのコレクタが第２の電圧源に接続される。これ
によって、第１の入力端子から第１の出力端子までの２
つのレベルシフト用トランジスタに流れるコレクタ電流
と、第２の入力端子から第２の出力端子までの２つのレ
ベルシフト用トランジスタに流れるコレクタ電流とが同
一となる。
は、第１の入力端子に第１のトランジスタのベースが、
第２の入力端子に第２のトランジスタのベースが接続さ
れ、第１のトランジスタのエミッタに第３のトランジス
タのベース及び第４のトランジスタのコレクタが、第２
のトランジスタのエミッタに第３のトランジスタのコレ
クタ及び第４のトランジスタのベースが接続され、第３
のトランジスタのエミッタに第１の電流源の一端と第１
の出力端子が、第４のトランジスタのエミッタに第２の
電流源の一端と第２の出力端子が接続され、第１，第２
の電流源の他端が第１の電圧源にかつ第１、第２のトラ
ンジスタのコレクタが第２の電圧源に接続される。これ
によって、第１の入力端子から第１の出力端子までの２
つのレベルシフト用トランジスタに流れるコレクタ電流
と、第２の入力端子から第２の出力端子までの２つのレ
ベルシフト用トランジスタに流れるコレクタ電流とが同
一となる。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００８】図１は第１の実施例を示す回路構成図であ
る。この図は２ＶBE下げる場合のレベルシフト回路の一
例を示すもので、入力端子ＶIN1 にトランジスタＱ１の
ベースが、入力端子ＶIN2 にトランジスタＱ２のベース
が、トランジスタＱ１のエミッタにトランジスタＱ３の
ベース及びトランジスタＱ４のコレクタが接続され、ト
ランジスタＱ２のエミッタにトランジスタＱ４のベース
及びトランジスタＱ３のコレクタが、トランジスタＱ３
のエミッタに出力端子ＶOUT1及び電流源Ｉ1 が、トラン
ジスタＱ４のエミッタに出力端子ＶOUT2及び電流源Ｉ2
が接続され、さらに、電流源Ｉ1 ，Ｉ2 の他端に電圧源
Ｖ1 が接続され、トランジスタＱ１，Ｑ２のコレクタに
電圧源Ｖ2 が接続されている。上記の構成より、入出力
の関係は ＶOUT1＝ＶIN1 ＋ＶBE(Q1)＋ＶBE(Q3) ＝ＶIN1 ＋ＶT ｌn （Ｉ2 ／Ｉs ）＋ＶT ｌn （Ｉ1 ／Ｉs ） ＶOUT2＝ＶIN2 ＋ＶT ｌn （Ｉ1 ／Ｉs ）＋ＶT ｌn （Ｉ2 ／Ｉs ） ＶOUT1−ＶOUT2＝ＶIN1 −ＶIN2 したがって、ＶIN1 ＝ＶIN2 ならばＩ1 ≠Ｉ2 でも ＶOUT1＝ＶOUT2となる。
る。この図は２ＶBE下げる場合のレベルシフト回路の一
例を示すもので、入力端子ＶIN1 にトランジスタＱ１の
ベースが、入力端子ＶIN2 にトランジスタＱ２のベース
が、トランジスタＱ１のエミッタにトランジスタＱ３の
ベース及びトランジスタＱ４のコレクタが接続され、ト
ランジスタＱ２のエミッタにトランジスタＱ４のベース
及びトランジスタＱ３のコレクタが、トランジスタＱ３
のエミッタに出力端子ＶOUT1及び電流源Ｉ1 が、トラン
ジスタＱ４のエミッタに出力端子ＶOUT2及び電流源Ｉ2
が接続され、さらに、電流源Ｉ1 ，Ｉ2 の他端に電圧源
Ｖ1 が接続され、トランジスタＱ１，Ｑ２のコレクタに
電圧源Ｖ2 が接続されている。上記の構成より、入出力
の関係は ＶOUT1＝ＶIN1 ＋ＶBE(Q1)＋ＶBE(Q3) ＝ＶIN1 ＋ＶT ｌn （Ｉ2 ／Ｉs ）＋ＶT ｌn （Ｉ1 ／Ｉs ） ＶOUT2＝ＶIN2 ＋ＶT ｌn （Ｉ1 ／Ｉs ）＋ＶT ｌn （Ｉ2 ／Ｉs ） ＶOUT1−ＶOUT2＝ＶIN1 −ＶIN2 したがって、ＶIN1 ＝ＶIN2 ならばＩ1 ≠Ｉ2 でも ＶOUT1＝ＶOUT2となる。
【０００９】図２は第２の実施例を示すもので、２ＶBE
下げる場合のレベルシフト回路である。以下にこのレベ
ルシフト回路の構成を述べる。図において、入力端子Ｖ
IN1にトランジスタＱ１１のベースが、入力端子ＶIN2
にトランジスタＱ１２のベースが、トランジスタＱ１１
のエミッタにトランジスタＱ１３のベース及びトランジ
スタＱ１４のコレクタが接続され、トランジスタＱ１２
のエミッタにトランジスタＱ１４のベース及びトランジ
スタＱ１３のコレクタが、トランジスタＱ１３のエミッ
タに出力端子ＶOUT1及び電流源Ｉ12が、トランジスタＱ
１４のエミッタに出力端子ＶOUT2及び電流源Ｉ11が接続
され、さらに、電流源Ｉ11，Ｉ12の他端に電圧源Ｖ12が
接続され、トランジスタＱ１１，Ｑ１２のコレクタに電
圧源Ｖ11が接続されている。
下げる場合のレベルシフト回路である。以下にこのレベ
ルシフト回路の構成を述べる。図において、入力端子Ｖ
IN1にトランジスタＱ１１のベースが、入力端子ＶIN2
にトランジスタＱ１２のベースが、トランジスタＱ１１
のエミッタにトランジスタＱ１３のベース及びトランジ
スタＱ１４のコレクタが接続され、トランジスタＱ１２
のエミッタにトランジスタＱ１４のベース及びトランジ
スタＱ１３のコレクタが、トランジスタＱ１３のエミッ
タに出力端子ＶOUT1及び電流源Ｉ12が、トランジスタＱ
１４のエミッタに出力端子ＶOUT2及び電流源Ｉ11が接続
され、さらに、電流源Ｉ11，Ｉ12の他端に電圧源Ｖ12が
接続され、トランジスタＱ１１，Ｑ１２のコレクタに電
圧源Ｖ11が接続されている。
【００１０】図３は本発明の第３の実施例を示すもの
で、２ＶBE以上レベルシフトする回路である。回路構成
において図１の第１の実施例と異なるのは、トランジス
タＱ４のエミッタと出力端子ＶOUT2と電流源Ｉ2 間にＲ
４を、トランジスタＱ３のエミッタと出力端子ＶOUT1と
電流源Ｉ1 の間にＲ３を、トランジスタＱ１のエミッタ
とトランジスタＱ３のベースとトランジスタＱ４のコレ
クタ間にＲ１を、トランジスタＱ２のエミッタとトラン
ジスタＱ３のコレクタとトランジスタＱ４のベース間に
Ｒ２が介在した点である。入出力の関係は ＶOUT1＝ＶIN1 ＋ＶBE(Q1)＋Ｒ１・Ｉ2 ＋ＶBE(Q3)＋Ｒ３・Ｉ1 ＝ＶIN1 ＋ＶT ｌn （Ｉc2／Ｉs ）＋Ｒ１・Ｉ2 ＋ ＶT ｌn （Ｉ1 ／Ｉs ）＋Ｒ３・Ｉ1 ＶOUT2＝ＶIN2 ＋ＶT ｌn （Ｉ1 ／Ｉs ）＋Ｒ２・Ｉ1 ＋ ＶT ｌn （Ｉ2 ／Ｉs ）＋Ｒ４・Ｉ2 以上より、ＶOUT1−ＶOUT2＝ＶIN1 −ＶIN2 ＋（Ｒ３−
Ｒ２）Ｉ1 ＋（Ｒ１−Ｒ４）Ｉ2 となるが、ここで、Ｖ
IN1 ＝ＶIN2 ，Ｒ１＝Ｒ４，Ｒ３＝Ｒ２ならば ＶOUT1−ＶOUT2＝０となる。
で、２ＶBE以上レベルシフトする回路である。回路構成
において図１の第１の実施例と異なるのは、トランジス
タＱ４のエミッタと出力端子ＶOUT2と電流源Ｉ2 間にＲ
４を、トランジスタＱ３のエミッタと出力端子ＶOUT1と
電流源Ｉ1 の間にＲ３を、トランジスタＱ１のエミッタ
とトランジスタＱ３のベースとトランジスタＱ４のコレ
クタ間にＲ１を、トランジスタＱ２のエミッタとトラン
ジスタＱ３のコレクタとトランジスタＱ４のベース間に
Ｒ２が介在した点である。入出力の関係は ＶOUT1＝ＶIN1 ＋ＶBE(Q1)＋Ｒ１・Ｉ2 ＋ＶBE(Q3)＋Ｒ３・Ｉ1 ＝ＶIN1 ＋ＶT ｌn （Ｉc2／Ｉs ）＋Ｒ１・Ｉ2 ＋ ＶT ｌn （Ｉ1 ／Ｉs ）＋Ｒ３・Ｉ1 ＶOUT2＝ＶIN2 ＋ＶT ｌn （Ｉ1 ／Ｉs ）＋Ｒ２・Ｉ1 ＋ ＶT ｌn （Ｉ2 ／Ｉs ）＋Ｒ４・Ｉ2 以上より、ＶOUT1−ＶOUT2＝ＶIN1 −ＶIN2 ＋（Ｒ３−
Ｒ２）Ｉ1 ＋（Ｒ１−Ｒ４）Ｉ2 となるが、ここで、Ｖ
IN1 ＝ＶIN2 ，Ｒ１＝Ｒ４，Ｒ３＝Ｒ２ならば ＶOUT1−ＶOUT2＝０となる。
【００１１】図４は第４の実施例を示すもので、２ＶBE
以上レベルシフトする回路である。回路構成において図
２の実施例と異なるのは、トランジスタＱ１２のエミッ
タとトランジスタＱ１４のベースとトランジスタＱ１３
のコレクタ間にＲ１２が、トランジスタＱ１１のエミッ
タとトランジスタＱ１３のベースとトランジスタＱ１４
のコレクタ間にＲ１１が、トランジスタＱ１４のエミッ
タと電流源Ｉ11と出力端子ＶOUT2間にＲ１４が、トラン
ジスタＱ１３のエミッタと出力端子ＶOUT1と電流源Ｉ12
間にＲ１３が接続されている点である。
以上レベルシフトする回路である。回路構成において図
２の実施例と異なるのは、トランジスタＱ１２のエミッ
タとトランジスタＱ１４のベースとトランジスタＱ１３
のコレクタ間にＲ１２が、トランジスタＱ１１のエミッ
タとトランジスタＱ１３のベースとトランジスタＱ１４
のコレクタ間にＲ１１が、トランジスタＱ１４のエミッ
タと電流源Ｉ11と出力端子ＶOUT2間にＲ１４が、トラン
ジスタＱ１３のエミッタと出力端子ＶOUT1と電流源Ｉ12
間にＲ１３が接続されている点である。
【００１２】
【発明の効果】以上詳述したように、同等に２ＶBE以上
レベルシフトする２つのレベルシフト回路において２つ
の電流源の値が違っても２つのシフト量を同じにするこ
とが可能となる。
レベルシフトする２つのレベルシフト回路において２つ
の電流源の値が違っても２つのシフト量を同じにするこ
とが可能となる。
【図１】本発明のレベルシフト回路の第１の実施例を示
す回路構成図である。
す回路構成図である。
【図２】本発明のレベルシフト回路の第２の実施例を示
す回路構成図である。
す回路構成図である。
【図３】本発明のレベルシフト回路の第３の実施例を示
す回路構成図である。
す回路構成図である。
【図４】本発明のレベルシフト回路の第４の実施例を示
す回路構成図である。
す回路構成図である。
【図５】従来のレベルシフト回路の構成を示す図であ
る。
る。
Ｑ１〜Ｑ４…トランジスタ、ＶIN1 、ＶIN2 …入力端
子、ＶOUT1、ＶOUT2…出力端子、Ｉ1 、Ｉ2 …電流源、
Ｖ1 、Ｖ2 …電圧源。
子、ＶOUT1、ＶOUT2…出力端子、Ｉ1 、Ｉ2 …電流源、
Ｖ1 、Ｖ2 …電圧源。
Claims (2)
- 【請求項１】 同等に２ＶBE以上電圧シフトする２つの
レベルシフト回路において、第１の入力端子に第１のト
ランジスタのベースが、第２の入力端子に第２のトラン
ジスタのベースが接続され、第１のトランジスタのエミ
ッタに第３のトランジスタのベース及び第４のトランジ
スタのコレクタが、第２のトランジスタのエミッタに第
３のトランジスタのコレクタ及び第４のトランジスタの
ベースが接続され、第３のトランジスタのエミッタに第
１の電流源の一端と第１の出力端子が、第４のトランジ
スタのエミッタに第２の電流源の一端と第２の出力端子
が接続され、第１，第２の電流源の他端が第１の電圧源
にかつ第１，第２のトランジスタのコレクタが第２の電
圧源に接続されたことを特徴とするレベルシフト回路。 - 【請求項２】 前記レベルシフト回路において、第１の
トランジスタのエミッタと第３のトランジスタのベース
と第４のトランジスタのコレクタ間に第１の抵抗を、第
２のトランジスタのエミッタと第３のトランジスタのコ
レクタと第４のトランジスタのベース間に第２の抵抗
を、第３のトランジスタのエミッタと第１の出力端子と
第１の電流源間に前記第２の抵抗と同等値の第３の抵抗
を、さらに、第４のトランジスタのエミッタと第２の出
力端子と第２の電流源間に前記第１の抵抗と同等値の第
４の抵抗を介在したことを特徴とするレベルシフト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090688A JPH05291844A (ja) | 1992-04-10 | 1992-04-10 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090688A JPH05291844A (ja) | 1992-04-10 | 1992-04-10 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291844A true JPH05291844A (ja) | 1993-11-05 |
Family
ID=14005477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090688A Withdrawn JPH05291844A (ja) | 1992-04-10 | 1992-04-10 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004180268A (ja) * | 2002-09-30 | 2004-06-24 | Toshiba Corp | 増幅回路及びこれを用いた液晶ディスプレイ装置 |
| WO2009131215A1 (ja) * | 2008-04-25 | 2009-10-29 | 日本電気株式会社 | ドライバー回路 |
-
1992
- 1992-04-10 JP JP4090688A patent/JPH05291844A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004180268A (ja) * | 2002-09-30 | 2004-06-24 | Toshiba Corp | 増幅回路及びこれを用いた液晶ディスプレイ装置 |
| WO2009131215A1 (ja) * | 2008-04-25 | 2009-10-29 | 日本電気株式会社 | ドライバー回路 |
| JP5338810B2 (ja) * | 2008-04-25 | 2013-11-13 | 日本電気株式会社 | ドライバー回路、及び信号入力方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0143486B2 (ja) | ||
| JPS63136712A (ja) | 差動比較回路 | |
| JPH05121973A (ja) | 増幅器 | |
| JPS60247734A (ja) | 論理演算回路 | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| JPH05291844A (ja) | レベルシフト回路 | |
| JPS63214009A (ja) | 複合トランジスタ | |
| US4267521A (en) | Compound transistor circuitry | |
| JP2774120B2 (ja) | 増幅回路配置 | |
| JPH0527282B2 (ja) | ||
| JPH0220164B2 (ja) | ||
| JPS58181310A (ja) | 電圧利得制御増幅装置 | |
| JP2956609B2 (ja) | バイポーラ・マルチプライヤ | |
| JPH0546792A (ja) | 掛算回路 | |
| JPH03201809A (ja) | 差動出力回路 | |
| JP2937765B2 (ja) | 電圧制御増幅回路 | |
| JPH0551206B2 (ja) | ||
| JPS6238333Y2 (ja) | ||
| JPH0152927B2 (ja) | ||
| JPS6322150B2 (ja) | ||
| JPS60103727A (ja) | トランジスタ回路 | |
| JPS62179207A (ja) | トランジスタ増幅器のオフセツト補正回路 | |
| JPS6018009A (ja) | 差動増幅器 | |
| JPH05291917A (ja) | 高速バッファ回路 | |
| JPH06291567A (ja) | 演算増幅器のベース電流補正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |