JPH05291525A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH05291525A JPH05291525A JP4087400A JP8740092A JPH05291525A JP H05291525 A JPH05291525 A JP H05291525A JP 4087400 A JP4087400 A JP 4087400A JP 8740092 A JP8740092 A JP 8740092A JP H05291525 A JPH05291525 A JP H05291525A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，いわゆるスタック型の
容量から成るメモリセルを有する半導体装置の製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a memory cell having a so-called stack type capacitance.
【０００２】[0002]
【従来の技術】半導体集積回路の高密度化が進むにつれ
て，ダイナミックランダムアクセスメモリ(DRAM)セルを
構成する容量に割り当てられる面積が縮小する。記憶デ
ータの信頼性を維持するためには, この容量をできるだ
け大きくすることが望ましい。このために, 基板に形成
された溝の側壁に容量を形成するトレンチ型の容量や,
基板に平行な電極を多段に積み重ねたスタック型の容量
等が採用されている。トレンチ型の容量は, 溝を形成す
るための異方性エッチングにおけるイオン衝撃により半
導体基板に欠陥が生じやすい。このために，溝の近傍に
形成されている不純物拡散領域における接合リークによ
り，蓄積電荷が消失しやすく, リフレッシュ周波数を高
くしなければならないと言う欠点がある。2. Description of the Related Art As the density of semiconductor integrated circuits increases, the area allocated to the capacity of dynamic random access memory (DRAM) cells decreases. In order to maintain the reliability of stored data, it is desirable to make this capacity as large as possible. For this reason, a trench-type capacitor that forms a capacitor on the side wall of the groove formed in the substrate,
A stack type capacitor in which electrodes parallel to the substrate are stacked in multiple stages is used. The trench type capacitor is likely to have a defect in the semiconductor substrate due to ion bombardment in anisotropic etching for forming a groove. For this reason, there is a drawback in that the accumulated charge is easily lost due to a junction leak in the impurity diffusion region formed near the groove, and the refresh frequency must be increased.
【０００３】[0003]
【発明が解決しようとする課題】スタック型の容量は，
図５に示すように, 蓄積電極３と, 誘電体層４を介して
蓄積電極３に対向する対向電極５とから成る。蓄積電極
３は, 半導体基板１に形成されている転送トランジスタ
のドレイン（図示省略）に接触する中心部分30と, 中心
部分30から基板１表面に平行に延伸する庇部分31, 32と
から成る。容量を大きくするために庇部分31, 32をでき
るだけ多重にする。このような二重ないしそれ以上に多
重にされた蓄積電極の形成方法が，例えば特開平１-130
556 および特開平２-246260 に開示されている。通常,
このような構造の蓄積電極３の形成は，図６に示す工程
によって行われる。[Problems to be Solved by the Invention]
As shown in FIG. 5, it comprises a storage electrode 3 and a counter electrode 5 which faces the storage electrode 3 with a dielectric layer 4 in between. Storage electrode 3, eaves portion 3 1 and the central portion 3 0 in contact with the drain (not shown) of a transfer transistor formed on the semiconductor substrate 1, extends parallel to the surface of the substrate 1 from the central portion 3 0, 3 2 It consists of and. The eaves 3 1 and 3 2 are multiplexed as much as possible to increase the capacity. A method for forming such double or more multi-layered storage electrodes is disclosed in, for example, Japanese Patent Laid-Open No. 1-130.
556 and JP-A-2-246260. Normal,
The storage electrode 3 having such a structure is formed by the process shown in FIG.
【０００４】すなわち，図６(a) に示すように, 半導体
基板１の表面を覆う絶縁層２に, 庇部分31を構成する例
えばポリシリコン層3Aを, 例えばSiO2層7Aを介して堆積
し,さらに, この上に例えばSiO2層7Bを堆積する。そし
て, これらSiO2層7Aおよび7B, ポリシリコン層3Aならび
に絶縁層２を貫通して半導体基板１の所定領域（例えば
不純物拡散領域８）を表出する開口９を形成する。次い
で, 図６(b) に示すように, 庇部分31, 32の最上層およ
び前記中心部分30を構成するポリシリコン層3Bを堆積す
る。そして, 図６(c) に示すように, これらポリシリコ
ン層3Aおよび3BとSiO2層7Aおよび7Bとを庇部分31, 32の
形状にパターニンしたのち, SiO2層7Aおよび7Bを選択的
に除去する。[0004] That is, as shown in FIG. 6 (a), deposited on the insulating layer 2 covering the surface of the semiconductor substrate 1, for example, poly-silicon layer 3A constituting the eaves portion 3 1, for example via the SiO 2 layer 7A Then, for example, a SiO 2 layer 7B is deposited on this. Then, an opening 9 is formed through the SiO 2 layers 7A and 7B, the polysilicon layer 3A and the insulating layer 2 to expose a predetermined region (for example, the impurity diffusion region 8) of the semiconductor substrate 1. Then, as shown in FIG. 6 (b), a polysilicon layer 3B constituting the eaves portion 3 1, 3 the top and the central portion 3 0-2. Then, as shown in FIG. 6 (c), after patterning these polysilicon layers 3A and 3B and the SiO 2 layers 7A and 7B into the shape of the eaves portions 3 1 and 3 2 , the SiO 2 layers 7A and 7B are selected. To remove it.
【０００５】上記の工程ないしはこれによって形成され
た蓄積電極３には次のような問題があった。 多層化されたポリシリコン層3AおよびSiO2層7A, 7Bを
貫通する開口を形成する工程およびポリシリコン層3A,3
B とSiO2層7A, 7Bをパターニングする工程が複雑であ
り, かつ, これらの層に形成される開口９の形状および
寸法にバラツキが生じやすい。とくに, ポリシリコン層
3Aにサイドエッチングが生じやすい。The above steps or the storage electrodes 3 formed by the above steps have the following problems. Step of forming an opening penetrating the multi-layered polysilicon layer 3A and the SiO 2 layers 7A, 7B and the polysilicon layers 3A, 3B
The process of patterning B and the SiO 2 layers 7A and 7B is complicated, and the shape and size of the opening 9 formed in these layers are likely to vary. Especially, the polysilicon layer
Side etching is likely to occur on 3A.
【０００６】すなわち，上記開口９の形成およびパター
ニングのための異方性エッチングを, ポリシリコン層3
A, 3BとSiO2層7A, 7Bとで異なるエッチング装置を用い
て行わなければならないために, この間に被加工物をエ
ッチング装置に入れ替える回数が多い。また, この入れ
替え時に, 被加工物が大気に曝されることがサイドエッ
チングを生じやすくする原因と考えられている。なぜな
らば，異方性エッチングにおいて, 開口９内に表出する
ポリシリコン層3Aの側壁部分はイオン衝撃を受け難いた
めに, エッチングガスに添加されたCHF3等の分解生成物
である炭化水素系高分子膜が堆積し, これによって保護
されていると推定されている。しかし, 大気との接触に
よってこの高分子膜が酸化ないし変質し，あるいは，高
分子膜そのものが消失してしまうと, 保護機能が失われ
てしまう。したがって, 例えばポリシリコン層3Aの下の
SiO2層7Aに開口９を形成するためのエッチングにおい
て, 開口９の側壁に表出しているポリシリコン層3Aは前
記高分子膜により保護されず,サイドエッチングを受け
ることになる。なお, SiO2層7A, 7Bは化学的反応性が低
いので, サイドエッチングがあまり問題にならない。That is, anisotropic etching for forming and patterning the opening 9 is performed on the polysilicon layer 3
Since it is necessary to use different etching apparatuses for A and 3B and the SiO 2 layers 7A and 7B, the number of times the workpiece is replaced with the etching apparatus is large during this period. In addition, it is considered that exposure of the work piece to the atmosphere during this replacement causes side etching to occur easily. This is because, in anisotropic etching, the sidewall portion of the polysilicon layer 3A exposed in the opening 9 is less susceptible to ion bombardment, and therefore hydrocarbon-based hydrocarbons that are decomposition products such as CHF 3 added to the etching gas. It is estimated that the polymer film is deposited and protected by it. However, if the polymer film is oxidized or altered by contact with the atmosphere or the polymer film itself disappears, the protective function is lost. Thus, for example, under the polysilicon layer 3A
In the etching for forming the opening 9 in the SiO 2 layer 7A, the polysilicon layer 3A exposed on the side wall of the opening 9 is not protected by the polymer film and is subjected to side etching. Since the SiO 2 layers 7A and 7B have low chemical reactivity, side etching is not a problem.
【０００７】庇部分31を構成するポリシリコン層3Aの
厚さは1000Å程度であり, 中心部分30との接触面積が小
さい。したがって, 最上層の庇部分32と中心部分30とを
構成するポリシリコン層3Bの生成条件によっては, これ
らの間の接続の信頼性が問題になる。上記のにおいて
述べたような理由により, 庇部分31を構成するポリシリ
コン層3Aにサイドエッチングが生じている場合にはとく
に接続不良が生じやすい。[0007] The thickness of the polysilicon layer 3A constituting the eaves portion 3 1 is about 1000 Å, it is less contact area between the central portion 3 0. Thus, by the generation condition of the polysilicon layer 3B constituting the eaves portion 3 2 and central part 3 0 of the uppermost layer, the reliability of the connection between them becomes a problem. For the reasons as described in the above, in particular connection failure is likely to occur in the case of the polysilicon layer 3A constituting the eaves portion 3 1 side etching occurs.
【０００８】本発明は上記従来の形成方法の問題点を解
決し, 工程が比較的簡単であり, かつ, 多重の庇部分の
接続の信頼性が高い蓄積電極を形成可能とすることを目
的とする。An object of the present invention is to solve the above-mentioned problems of the conventional forming method, and to make it possible to form a storage electrode having a relatively simple process and having a highly reliable connection of multiple eaves portions. To do.
【０００９】[0009]
【課題を解決するための手段】上記目的は, 絶縁層によ
って覆われた半導体基板の一表面に該絶縁層に対して選
択的エッチングが可能な第１の層と該第１の層に対して
選択的エッチングが可能な第２の層を堆積したのち，該
半導体基板表面に画定された領域を表出するように該第
２および第１の層ならびに該絶縁層を貫通する開口を形
成し，該開口内に表出する該半導体基板表面に接触する
部分と該接触部分から該開口の周囲における該第２の層
上に延在する部分とを有する第１の導電層を形成したの
ち，該第２の層を選択的に除去して該第１の層を表出す
るとともに該第１の導電層の該延在部分と該第１の層と
の間に該第１の導電層を表出する第１の隙間を形成し，
少なくとも該第２の層を除去して表出された該第１の層
と該第１の導電層の該延在部分との間に第２の隙間を残
す厚さを以て覆い且つ前記第１の隙間内に表出する該第
１の導電層と接触する第２の導電層を形成し，該第２の
導電層に対するエッチングにおいて耐性を示す物質を該
第２の隙間に充填したのち該第１の導電層の該延在部分
をマスクとして該第２の導電層を選択的にエッチングし
て該延在部分と該第１の層との間に該第２の導電層の一
部を残し，該第２の隙間に充填された前記物質と該第１
の層とを選択的に除去して該第２の隙間を復元するとと
もに前記残された該第２の導電層の一部と該絶縁層との
間に第３の隙間を形成する諸工程を含むことを特徴とす
る本発明に係る半導体装置の製造方法によって達成され
る。The above object is to provide a first layer capable of being selectively etched with respect to an insulating layer on one surface of a semiconductor substrate covered with the insulating layer, and a first layer with respect to the first layer. After depositing a selectively etchable second layer, an opening is formed through the second and first layers and the insulating layer to expose a region defined on the semiconductor substrate surface, Forming a first conductive layer having a portion exposed in the opening and in contact with the surface of the semiconductor substrate, and a portion extending from the contact portion and on the second layer around the opening; The second layer is selectively removed to expose the first layer and expose the first conductive layer between the extending portion of the first conductive layer and the first layer. Form the first gap to emerge,
At least the second layer is removed to cover the first layer exposed with a thickness leaving a second gap between the first layer and the extended portion of the first conductive layer, and the first layer. A second conductive layer is formed in contact with the first conductive layer exposed in the gap, and a substance having resistance to etching the second conductive layer is filled in the second gap, and then the first gap is filled with the substance. Selectively etching the second conductive layer using the extended portion of the conductive layer as a mask to leave a part of the second conductive layer between the extended portion and the first layer, The substance filled in the second gap and the first gap
And selectively removing the second layer and the second gap to restore the second gap, and forming a third gap between the insulating layer and a part of the remaining second conductive layer. It is achieved by the method for manufacturing a semiconductor device according to the present invention, which includes:
【００１０】[0010]
【作用】図１は本発明の第１の原理を説明するための工
程図であって，同図(a) に示すように, 半導体基板１の
一表面に, 多重の庇部分を有する蓄積電極３における最
上層の庇部分32と中心部分30とを形成する。半導体基板
１表面には, あらかじめ絶縁層２および絶縁層２に対し
て選択的エッチングが可能な層11が形成されており, 中
心部分30は絶縁層２と層11を貫通して半導体基板１表面
に接触している。また, 庇部分32は, 隙間g1を以て層11
と対向するように中心部分30によって支持されている。FIG. 1 is a process diagram for explaining the first principle of the present invention. As shown in FIG. 1 (a), a storage electrode having multiple eaves portions on one surface of a semiconductor substrate 1. eaves portion of the top layer in the 3 3 to form a 2 and central part 3 0. The surface of the semiconductor substrate 1, are pre-insulating layer 2 and the insulating layer 2 layer 11 capable of selective etching relative to the formation, the central portion 3 0 semiconductor substrate 1 through the insulating layer 2 and the layer 11 It is in contact with the surface. Further, the eaves portion 3 2, the layer with a gap g 1 11
It is supported by the central portion 3 0 so as to face the.
【００１１】次いで, 同図(b) に示すように, 下層の庇
部分31を構成する導電層30を, 庇部分32を覆うように形
成する。この導電層30を, 庇部分32をマスクとして自己
整合的にエッチングする。このエッチングの前に, 庇部
分32と導電層30との間の隙間に, エッチング耐性のある
物質12を充填しておく。そののち, 同図(c) に示すよう
に, 耐エッチング性物質12および層11を選択的に除去す
ると, 二重の庇部分31, 32を有する蓄積電極３ができあ
がる。本発明の方法によれば, 蓄積電極３の庇部分31と
中心部分30とが確実に接続されており, また，庇部分31
は庇部分32に対して自己整合的に形成されるので, 所定
の形状および寸法に制御され, かつ, 図６に示した従来
の方法に比べて工程が簡略化される。[0011] Then, as shown in FIG. (B), the conductive layer 30 constituting the lower layer of the eaves portion 3 1 is formed so as to cover the eaves portion 3 2. The conductive layer 30, a self-aligned etching the eaves portion 3 2 as a mask. Before this etching, the gap between the eaves part 3 2 and the conductive layer 30, previously filled with a substance 12 with etching resistance. After that, as shown in FIG. 7C, when the etching resistant material 12 and the layer 11 are selectively removed, the storage electrode 3 having the double eave portions 3 1 and 3 2 is completed. According to the method of the present invention, the eaves portion 3 1 and the central portion 3 0 of the storage electrode 3 are securely connected, also eaves portion 3 1
Since is formed in self-alignment with the eaves portion 3 2 is controlled to a predetermined shape and dimensions, and processes as compared with the conventional method shown in FIG. 6 can be simplified.
【００１２】[0012]
【実施例】図２は本発明の一実施例の工程説明図であっ
て, 例えばシリコンウエハから成る半導体基板１の一表
面に画定された所定領域には, ｎ型の不純物拡散領域８
が形成されている。不純物拡散領域８は, 例えばメモリ
セルを構成する電界効果トランジスタ(FET) のドレイン
である。この半導体基板１表面に, 例えば, ともに約0.
05μm の厚さを有するSiO2から成る絶縁層２と Si3N4か
ら成る第１の層11と, SiO2から成る厚さ約0.15μm 第２
の層13とを形成する。第２の層13は第１の層11に対して
選択的にエッチングが可能であること, 第１の層は絶縁
層２に対して選択的にエッチングが可能であることか
ら, それぞれの材料が選ばれる。これらの層２, 11およ
び13の形成は, 例えばCVD(化学気相成長）法を用いて行
えばよい。FIG. 2 is a process explanatory view of one embodiment of the present invention. For example, an n-type impurity diffusion region 8 is formed in a predetermined region defined on one surface of a semiconductor substrate 1 made of a silicon wafer.
Are formed. The impurity diffusion region 8 is, for example, the drain of a field effect transistor (FET) that constitutes a memory cell. On the surface of this semiconductor substrate 1, for example, about 0.
A first layer 11 of an insulating layer 2 and the Si 3 N 4 consisting of SiO 2 having a thickness of 05μm, about 0.15μm second thickness of SiO 2
And layer 13 of. Since the second layer 13 can be selectively etched with respect to the first layer 11 and the first layer can be selectively etched with respect to the insulating layer 2, To be elected. The layers 2, 11 and 13 may be formed by using, for example, a CVD (chemical vapor deposition) method.
【００１３】次いで, 層13および11と絶縁層２を貫通し
て不純物拡散領域８を表出する開口を形成したのち, 半
導体基板１表面全体に, 例えば周知のCVD 法により, ポ
リシリコンから成る厚さ約0.15μm の導電層を堆積し,
これを周知のリソグラフ技術を用いてエッチングし, 蓄
積電極３の中心部分30と最上層の庇部分32を形成する。
中心部分30は不純物拡散領域８と接触しており, 庇部分
32は第２の層13上に延在している。Next, an opening is formed through the layers 13 and 11 and the insulating layer 2 to expose the impurity diffusion region 8. Then, the entire surface of the semiconductor substrate 1 is made of polysilicon by, for example, a well-known CVD method. Deposit a conductive layer of about 0.15 μm
This was etched using well-known lithographic techniques to form a central part 3 0 uppermost eaves portion 3 2 of the storage electrode 3.
The central portion 3 0 is in contact with the impurity diffusion regions 8, eaves portion
3 2 extends over the second layer 13.
【００１４】次いで, 例えば弗酸溶液を用いて第２の層
13を選択的にエッチングし, 図２(b) に示すように, 第
１の層11を表出する。庇部分32と第１の層11との間に
は, 第２の層13の厚さに相当する第１の隙間g1が形成さ
れる。そして, 図２(c) に示すように, 第１の層11表面
および蓄積電極３表面を覆う, 例えばポリシリコンから
成る厚さ約1500Åの導電層30を堆積する。導電層30の形
成は, 例えば1.5Torr 程度の圧力下で行われる周知の減
圧CVD 法によって行い, 庇部分32と第１の層11との間に
第２の隙間g2が残る厚さに止める。Then, a second layer is formed using, for example, a hydrofluoric acid solution.
13 is selectively etched to expose the first layer 11 as shown in FIG. 2 (b). The eaves portion 3 2 is provided between the first layer 11, first gap g 1 corresponding to the thickness of the second layer 13 is formed. Then, as shown in FIG. 2C, a conductive layer 30 covering the surface of the first layer 11 and the surface of the storage electrode 3 and having a thickness of about 1500 Å made of, for example, polysilicon is deposited. Formation of the conductive layer 30 is, for example carried out by a known low pressure CVD method carried out under a pressure of about 1.5 Torr, the thickness the second gap g 2 remains between the eaves portion 3 2 with the first layer 11 stop.
【００１５】次いで, 図２(d) に示すように, 第２の隙
間g2に, 例えば炭化水素系の高分子化合物から成る耐エ
ッチング性物質12を充填する。炭化水素系高分子化合物
から成る耐エッチング性物質12の形成は, 例えば通常の
平行平板型のRIE(反応性イオンエッチング）装置を用い
て半導体基板１をCHF3ガスのプラズマに曝すことによっ
て行うことができる。第２の隙間g2はプラズマ中のイオ
ンの直接照射を受けないので, CHF3の分解生成物から成
る高分子（通常フロロカーボン系と考えられている）が
その中に堆積するからである。上記RIE の条件は, CHF3
の流量100SCCM,圧力0.2Torr,高周電力300W, 半導体基板
１の温度が10℃以下である。Next, as shown in FIG. 2 (d), the second gap g 2 is filled with an etching resistant material 12 made of, for example, a hydrocarbon-based polymer compound. The etching resistant material 12 made of a hydrocarbon-based polymer compound is formed by exposing the semiconductor substrate 1 to the plasma of CHF 3 gas using, for example, an ordinary parallel plate type RIE (reactive ion etching) device. You can This is because the second gap g 2 is not directly irradiated with the ions in the plasma, and thus a polymer composed of a decomposition product of CHF 3 (usually considered to be a fluorocarbon type) is deposited therein. The above RIE conditions are CHF 3
The flow rate is 100 SCCM, the pressure is 0.2 Torr, the high frequency power is 300 W, and the temperature of the semiconductor substrate 1 is 10 ° C. or less.
【００１６】次いで，庇部分32をマスクとして, 図２
(e) に示すように, 庇部分32の周囲にSi3N4 から成る第
１の層11が表出するまで導電層30を選択的にエッチング
する。その結果, 庇部分31が庇部分32と自己整合的に形
成される。上記エッチングは,例えばCl2 とO2との混合
ガスをエッチャントとする周知のRIE により行えばよ
く, 前記耐エッチング性物質12の充填を行ったのと同一
の装置を用いて行うこともできる。このエッチングの条
件は, 例えばCl2 およびO2の流量をそれぞれ90SCCMおよ
び10SCCMとし, 圧力0.1Torr,高周波電力300W, 基板温度
を20℃とする。上記エッチングにおいて, 第２の隙間g2
が耐エッチング性物質12によって埋められているので,
庇部分31の厚さに変化がなく，また，中心部分30との接
続が確実に維持される。なお, 庇部分32上の導電層30も
除去されるが差支えない。[0016] Then, the eaves portion 3 2 as a mask, Figure 2
(e), the first layer 11 made of Si 3 N 4 around the eaves portion 3 2 is selectively etching the conductive layer 30 until exposed. As a result, the eaves portion 3 1 is formed in a self-aligned manner with the eaves portion 3 2 . The etching may be performed by a well-known RIE using, for example, a mixed gas of Cl 2 and O 2 as an etchant, and may be performed by using the same device as that used for filling the etching resistant substance 12. The etching conditions are, for example, Cl 2 and O 2 flow rates of 90 SCCM and 10 SCCM, a pressure of 0.1 Torr, a high-frequency power of 300 W, and a substrate temperature of 20 ° C. In the above etching, the second gap g 2
Is filled with the etching resistant material 12,
There is no change in the thickness of the eaves portion 3 1, also the connection between the central portion 3 0 is reliably maintained. It is not but the conductive layer 30 on the eaves portion 3 2 is also removed permissible.
【００１７】次いで, 図２(f) に示すように, 耐エッチ
ング性物質12および第１の層11を選択的に除去する。そ
の結果, 庇部分31と絶縁層２との間に, 第１の層11の厚
さに相当する第３の隙間g3が形成される。炭化水素系高
分子から成る耐エッチング性物質12は, 酸素プラズマ照
射による通常のアッシング処理によって除去できる。ま
た, Si3N4 から成る第１の層11は, 周知の熱燐酸溶液中
への浸漬によって, ポリシリコンから成る庇部分31, 32
やSiO2から成る絶縁層２とは選択的に除去できる。Next, as shown in FIG. 2F, the etching resistant material 12 and the first layer 11 are selectively removed. As a result, between the eaves portion 3 1 and the insulating layer 2, a third gap g 3 corresponding to the thickness of the first layer 11 is formed. The etching resistant material 12 composed of a hydrocarbon-based polymer can be removed by a normal ashing treatment by oxygen plasma irradiation. Further, the first layer 11 made of Si 3 N 4 is formed by immersing it in a well-known hot phosphoric acid solution to form an eaves portion 3 1 , 3 2 made of polysilicon.
The insulating layer 2 made of SiO 2 or SiO 2 can be selectively removed.
【００１８】上記のようにして二重の庇部分31, 32を有
する蓄積電極３が形成される。なお, 絶縁層２と第１の
層11との間に, 別のSi3N4 層とSiO2とをあらかじめ積層
しておき, 図２(a) ないし(f) の工程によって庇部分
31, 32を形成したのち, 図２(c) ないし(f) と同様の工
程を繰り返すことによって, 三重の庇部分を有する蓄積
電極３を形成できること, さらに同様の手法を反復する
ことによってより多重の庇部分を有する蓄積電極を形成
できることは容易に理解されるところである。The storage electrode 3 having the double eave portions 3 1 and 3 2 is formed as described above. In addition, another Si 3 N 4 layer and SiO 2 are laminated in advance between the insulating layer 2 and the first layer 11, and the eaves portion is formed by the steps of FIGS. 2 (a) to 2 (f).
After forming 3 1 and 3 2 , the storage electrode 3 having triple eaves can be formed by repeating the same steps as in FIGS. 2 (c) to (f), and by repeating the same method. It will be readily understood that storage electrodes having more multiple eaves can be formed.
【００１９】図３は本発明の別の実施例の工程説明図で
あって, 前記実施例における第２の隙間g2に, 炭化水素
系高分子から成る耐エッチング性物質12を充填する代わ
りに, 例えばSiO2から成る耐エッチング性物質を充填す
る場合を示す。FIG. 3 is a process explanatory view of another embodiment of the present invention. Instead of filling the second gap g 2 in the embodiment with the etching resistant material 12 made of a hydrocarbon-based polymer, The case of filling with an etching resistant material made of, for example, SiO 2 is shown.
【００２０】すなわち，前記実施例における図２(a) な
いし(c) を参照して説明した工程にしたがって, 図３
(a) に示すように庇部分32およびその周囲の第１の層11
上を覆う導電層30を形成したのち, , 図３(c) に示すよ
うに, 例えばSiO2から成る厚さ約1000Åの耐エッチング
性物質15を堆積する。SiO2から成る耐エッチング性物質
15の堆積は, SiH4とO2との混合ガスまたはTEOS（テトラ
エトキシシラン）を原料とする周知の減圧CVD 法によっ
て行えばよく, 0.05μm 程度の第２の隙間g2の内部は完
全にSiO2から成る耐エッチング性物質15によって埋め込
まれる。That is, according to the steps described with reference to FIGS. 2A to 2C in the above embodiment,
eaves portion as shown in (a) 3 2 and the first layer 11 surrounding the
After forming the conductive layer 30 which covers the upper portion, as shown in FIG. 3 (c), an etching resistant material 15 made of, for example, SiO 2 and having a thickness of about 1000 Å is deposited. Etching resistant material consisting of SiO 2
The deposition of 15 may be performed by a well-known low pressure CVD method using a mixed gas of SiH 4 and O 2 or TEOS (tetraethoxysilane) as a raw material, and the inside of the second gap g 2 of about 0.05 μm is completely It is filled with an etching resistant material 15 made of SiO 2 .
【００２１】次いで, CHF3とCF4 との混合ガスから成る
エッチャントを用いるRIE により,図３(c) に示すよう
に, 耐エッチング性物質15をエッチングする。このエッ
チングによって, 庇部分32上およびその周囲の導電層30
上の耐エッチング性物質15は除去されるが, 第２の隙間
g2内の耐エッチング性物質15はそのまま残る。次いで,
ポリシリコンから成る導電層30を, 庇部分32をマスクと
し,Cl2とO2との混合ガスから成るエッチャントを用いる
RIE によって, 図３(d) に示すように, 選択的にエッチ
ングする。Next, the etching resistant material 15 is etched by RIE using an etchant composed of a mixed gas of CHF 3 and CF 4 , as shown in FIG. 3 (c). By this etching, eaves portion 3 2 and on the conductive layer around its 30
The upper etching resistant material 15 is removed, but the second gap
The etch resistant material 15 in g 2 remains intact. Then,
The conductive layer 30 made of polysilicon, the eaves portion 3 2 as a mask, using an etchant consisting of a gas mixture of Cl 2 and O 2
By RIE, selective etching is performed as shown in FIG.
【００２２】次いで, SiO2から成る耐エッチング性物質
15を弗酸溶液中への浸漬により, また, 熱燐酸溶液中へ
の浸漬によりSi3N4 から成る耐エッチング性物質15を選
択的に除去して, 図３(e) に示すように, 二重の庇部分
31, 32を有する蓄積電極３が形成される。本実施例の場
合にも, 前記実施例において説明したと同様にして,三
重ないしそれ以上の多重の庇部分を有する蓄積電極を形
成することも可能である。Next, an etching resistant material composed of SiO 2
As shown in Fig. 3 (e), the etching resistant material 15 made of Si 3 N 4 was selectively removed by dipping 15 into hydrofluoric acid solution and dipping into hot phosphoric acid solution. Double eaves
The storage electrode 3 having 3 1 , 3 2 is formed. Also in the case of this embodiment, it is possible to form a storage electrode having a triple or more multiple eaves portions in the same manner as described in the above embodiments.
【００２３】図４は, 本発明を適用したDRAMセルの実際
的な断面構造を示す模式図であって，ｐ型のシリコンウ
エハから成る半導体基板１の表面には，ワード線の一部
であるゲート電極21と, ゲート電極21をマスクとして不
純物をイオン注入して形成されたｎ型のソース領域22お
よびドレイン領域23が形成されている。このドレイン領
域23に接触するようにして, 上記実施例による蓄積電極
３が形成されている。蓄積電極３表面には, 例えばSi3N
4 から成る厚さ約80Åのん誘電体層４形成されており,
誘電体層４を介して蓄積電極３と対向する対向電極５が
形成されている。誘電体層４および対向電極５の形成方
法は, 通常の工程と同様にして行われるので詳細の説明
は省略する。なお, 誘電体層４の厚さは容量および絶縁
耐圧から決められるが, 少なくとも, 図２および図３を
参照して述べた第２の隙間g2および第３の隙間g3に, そ
れぞれ, より狭い第４の隙間および第５の隙間が残る範
囲に止める必要があることは言うまでもない。また, 上
記本発明は, メモリセルにおけるスタック型容量の蓄積
電極の他, 同様の多重の庇部分を有する構造体の形成に
適用できることは明らかである。FIG. 4 is a schematic diagram showing a practical sectional structure of a DRAM cell to which the present invention is applied, in which the surface of a semiconductor substrate 1 made of a p-type silicon wafer is a part of a word line. A gate electrode 21, and an n-type source region 22 and a drain region 23 formed by ion-implanting impurities using the gate electrode 21 as a mask are formed. The storage electrode 3 according to the above-described embodiment is formed so as to be in contact with the drain region 23. On the surface of the storage electrode 3, for example, Si 3 N
A dielectric layer 4 with a thickness of about 80Å consisting of 4 is formed,
A counter electrode 5 that faces the storage electrode 3 via the dielectric layer 4 is formed. The method of forming the dielectric layer 4 and the counter electrode 5 is performed in the same manner as a normal process, and thus detailed description will be omitted. The thickness of the dielectric layer 4 is determined by the capacitance and the withstand voltage, but at least the second gap g 2 and the third gap g 3 described with reference to FIG. 2 and FIG. It goes without saying that it is necessary to stop within a range where the narrow fourth gap and the fifth gap remain. Further, it is apparent that the present invention can be applied to the formation of a stack type storage electrode in a memory cell as well as a structure having a similar multiple eaves portion.
【００２４】[0024]
【発明の効果】本発明によれば, 多重のスタック型蓄積
電極における下層の庇部分を最上層の庇部分に対して自
己整合的に形成できるために, 工程が比較的簡単とな
り, かつ, 半導体基板のドレイン領域に接続された中心
部分とこれら庇部分との接続が確実となる。その結果,
高集積度DRAMの製造歩留まりおよび信頼性の向上に寄与
する効果がある。According to the present invention, since the eaves portion of the lower layer in the multiple stack type storage electrodes can be formed in self-alignment with the eaves portion of the uppermost layer, the process is relatively simple, and the semiconductor The connection between the central portion connected to the drain region of the substrate and these eaves portions is ensured. as a result,
It has an effect of contributing to the improvement of manufacturing yield and reliability of the highly integrated DRAM.
【図１】 本発明の原理説明図FIG. 1 is an explanatory view of the principle of the present invention.
【図２】 本発明の一実施例の工程説明図FIG. 2 is a process explanatory view of an embodiment of the present invention.
【図３】 本発明の別の実施例の工程説明図FIG. 3 is a process explanatory view of another embodiment of the present invention.
【図４】 本発明を適用したDRAMセルの模式的断面図FIG. 4 is a schematic sectional view of a DRAM cell to which the present invention is applied.
【図５】 スタック型容量の構造例を示す断面図FIG. 5 is a cross-sectional view showing a structural example of a stack-type capacitor.
【図６】 従来の問題点説明図FIG. 6 is an explanatory diagram of conventional problems
１ 半導体基板 ８ 不純物拡散領
域 ２ 絶縁層 ９ 開口 ３ 蓄積電極 11 第１の層 30 中心部分 12, 15 耐エッチ
ング性物質 31, 32 庇部分 13 第２の層 3A, 3B ポリシリコン層 21 ゲート電極 ４ 誘電体層 22 ソース領域 ５ 対向電極 23 ドレイン領域 7A, 7B SiO2層 30 導電層1 Semiconductor Substrate 8 Impurity Diffusion Region 2 Insulating Layer 9 Opening 3 Storage Electrode 11 First Layer 3 0 Center Part 12, 15 Etching Resistant Material 3 1 , 3 2 Eaves Part 13 Second Layer 3A, 3B Polysilicon Layer 21 Gate electrode 4 Dielectric layer 22 Source region 5 Counter electrode 23 Drain region 7A, 7B SiO 2 layer 30 Conductive layer
Claims (4)
表面に該絶縁層に対して選択的エッチングが可能な第１
の層と該第１の層に対して選択的エッチングが可能な第
２の層を堆積したのち，該半導体基板表面に画定された
領域を表出するように該第２および第１の層ならびに該
絶縁層を貫通する開口を形成する工程と， 該開口内に表出する該半導体基板表面に接触する部分と
該接触部分から該開口の周囲における該第２の層上に延
在する部分とを有する第１の導電層を形成したのち，該
第２の層を選択的に除去して該第１の層を表出するとと
もに該第１の導電層の該延在部分と該第１の層との間に
該第１の導電層を表出する第１の隙間を形成する工程
と， 少なくとも該第２の層を除去して表出された該第１の層
と該第１の導電層の該延在部分との間に第２の隙間を残
す厚さを以て覆い且つ前記第１の隙間内に表出する該第
１の導電層と接触する第２の導電層を形成する工程と， 該第２の導電層に対するエッチングにおいて耐性を示す
物質を該第２の隙間に充填したのち該第１の導電層の該
延在部分をマスクとして該第２の導電層を選択的にエッ
チングして該延在部分と該第１の層との間に該第２の導
電層の一部を残す工程と， 該第２の隙間に充填された前記物質と該第１の層とを選
択的に除去して該第２の隙間を復元するとともに前記残
された該第２の導電層の一部と該絶縁層との間に第３の
隙間を形成する工程とを含むことを特徴とする半導体装
置の製造方法。1. A first surface of a semiconductor substrate covered with an insulating layer, the first surface being capable of being selectively etched with respect to the insulating layer.
Layer and a second layer capable of being selectively etched with respect to the first layer, and then exposing the second and first layers and the first and second layers to expose a region defined on the surface of the semiconductor substrate. A step of forming an opening penetrating the insulating layer, a portion exposed in the opening, the portion being in contact with the semiconductor substrate surface, and a portion extending from the contact portion on the second layer around the opening. After forming the first conductive layer having the above, the second layer is selectively removed to expose the first layer, and the extended portion of the first conductive layer and the first conductive layer are formed. A step of forming a first gap that exposes the first conductive layer between the first layer and the first conductive layer, and the first layer and the first conductive layer that are exposed by removing at least the second layer. A second layer covering the first conductive layer exposed in the first gap and having a thickness that leaves a second gap between the layer and the extended portion; A step of forming a conductive layer, and filling the second gap with a substance resistant to etching of the second conductive layer, and then using the extended portion of the first conductive layer as a mask Selectively etching a layer to leave a portion of the second conductive layer between the extended portion and the first layer; and the material filled in the second gap and the first layer. Selectively removing the first layer to restore the second gap and forming a third gap between the insulating layer and a part of the remaining second conductive layer. A method of manufacturing a semiconductor device, comprising:
体基板を弗素化炭化水素ガス中に配置し且つ該ガスに対
して該半導体基板表面に垂直方向の電界を印加すること
によってプラズマを発生させることによって前記第２の
隙間に炭化水素系の高分子物質を充填することを特徴と
する請求項１記載の半導体装置の製造方法。2. A plasma is generated by arranging the semiconductor substrate on which the second conductive layer is formed in a fluorinated hydrocarbon gas and applying a vertical electric field to the gas on the surface of the semiconductor substrate. 2. The method for manufacturing a semiconductor device according to claim 1, wherein the second gap is filled with a hydrocarbon-based polymer substance by being generated.
隙間の形成ののちに，該第１の導電層および第２の導電
層のそれぞれの表面を覆い且つ該第２および第３の隙間
にそれぞれ第４および第５の隙間を残す厚さを有する第
２の絶縁層を形成する工程と， 該第２の絶縁層を介して該第１および第２の導電層と対
向し且つ該第４および第５の隙間を埋め込む第３の導電
層を形成する工程とをさらに含むことを特徴とする請求
項１または２記載の半導体装置の製造方法。3. After the restoration of the second gap and the formation of the third gap, the respective surfaces of the first conductive layer and the second conductive layer are covered and the second and third conductive layers are formed. Forming a second insulating layer having a thickness that leaves a fourth gap and a fifth gap in the gap, respectively, and facing the first and second conductive layers with the second insulating layer in between and 3. The method for manufacturing a semiconductor device according to claim 1, further comprising the step of forming a third conductive layer filling the fourth and fifth gaps.
体基板表面に画定された領域に不純物を導入して成るド
レインを有する絶縁ゲート型の電界効果トランジスタを
形成する工程をさらに含み，前記第２の絶縁層を介して
前記第１および第２の導電層と対向する第３の導電層か
ら成る容量と該電界効果トランジスタとからメモリセル
を形成することを特徴とする請求項３記載の半導体装置
の製造方法。4. The method further comprises the step of forming an insulated gate field effect transistor having a drain formed by introducing an impurity into a region defined on the surface of the semiconductor substrate before covering with the insulating layer. 4. The semiconductor device according to claim 3, wherein a memory cell is formed from a capacitance formed of a third conductive layer facing the first and second conductive layers with the insulating layer of the field effect transistor. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087400A JPH05291525A (en) | 1992-04-09 | 1992-04-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087400A JPH05291525A (en) | 1992-04-09 | 1992-04-09 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291525A true JPH05291525A (en) | 1993-11-05 |
Family
ID=13913828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087400A Withdrawn JPH05291525A (en) | 1992-04-09 | 1992-04-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291525A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077086A (en) * | 1992-12-30 | 1995-01-10 | Hyundai Electron Ind Co Ltd | Charge preservation electrode manufacture of semiconductor memory |
-
1992
- 1992-04-09 JP JP4087400A patent/JPH05291525A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077086A (en) * | 1992-12-30 | 1995-01-10 | Hyundai Electron Ind Co Ltd | Charge preservation electrode manufacture of semiconductor memory |
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