JPH05291519A - Compound semiconductor integrated circuit - Google Patents
Compound semiconductor integrated circuitInfo
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- JPH05291519A JPH05291519A JP8728592A JP8728592A JPH05291519A JP H05291519 A JPH05291519 A JP H05291519A JP 8728592 A JP8728592 A JP 8728592A JP 8728592 A JP8728592 A JP 8728592A JP H05291519 A JPH05291519 A JP H05291519A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は化合物半導体集積回路に
関する。更に詳しくは異なるしきい値電圧を有するショ
ットキーゲート型電界効果トランジスタ（以下ＭＥＳＦ
ＥＴと称す）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor integrated circuit. More specifically, Schottky gate field effect transistors (hereinafter referred to as MESF) having different threshold voltages.
(Referred to as ET).
【０００２】[0002]
【従来の技術と発明が解決しようとする課題】ＧａＡｓ
集積回路は、ＧａＡｓの電子移動度がＳｉの約５倍程度
大きく、また半絶縁性の基板が得られることにより、Ｓ
ｉ集積回路に比べて高速動作が実現できる。図２は、そ
のような高集積ＧａＡｓ集積回路用の回路として最も有
望な直結電界効果トランジスタ論理回路（以下ＤＣＦＬ
回路）の一例を示すものである。図示のＤＣＦＬ回路に
おいては、負荷抵抗を構成するディプレーション形の電
界効果トランジスタ（以下Ｄ形ＦＥＴと称する）１１
と、スイッチ素子を構成するエンハンスメント形のＦＥ
Ｔ（以下Ｅ形ＦＥＴと称する）１２により基本ゲート回
路が構成される。ＦＥＴ１１は、そのドレインが電源に
接続され、そして、ゲートはソースに接続されて、Ｄ形
ＦＥＴ１１を導通状態にしている。一方、Ｅ形ＦＥＴ１
２のゲートは入力となり、そのドレインは出力となる。PRIOR ART AND PROBLEMS TO BE SOLVED BY THE INVENTION GaAs
In the integrated circuit, the electron mobility of GaAs is about 5 times higher than that of Si, and a semi-insulating substrate is obtained, so that S
High-speed operation can be realized as compared with the i integrated circuit. FIG. 2 shows the most promising direct connection field effect transistor logic circuit (hereinafter referred to as DCFL) as a circuit for such a highly integrated GaAs integrated circuit.
1 shows an example of a circuit). In the illustrated DCFL circuit, a depletion-type field effect transistor (hereinafter referred to as D-type FET) 11 that constitutes a load resistance.
And an enhancement type FE that constitutes a switch element
A basic gate circuit is composed of T (hereinafter referred to as E-type FET) 12. The drain of the FET 11 is connected to the power supply, and the gate thereof is connected to the source to make the D-type FET 11 conductive. On the other hand, E-type FET1
The gate of 2 serves as an input and its drain serves as an output.
【０００３】ＤＣＦＬは回路構成が簡単で高速、低消費
電力の特徴をもち、さらにゲート当たり素子数が少ない
ことからＬＳＩ用に適している。しかしながら、同一の
ＧａＡｓ基板にＥ形、Ｄ形のＦＥＴを形成するために
は、それぞれのＦＥＴ形成領域に対し、異なったイオン
注入条件によりイオン注入してしきい値電圧を制御する
方法が採られる。即ち、Ｅ形ＭＥＳＦＥＴはＤ形ＭＥＳ
ＦＥＴより導電層が薄く形成される。しかしこの方法で
は２度に分けてイオン注入を行う必要があり、しばしば
しきい値電圧がずれてＦＥＴの電流バランスがくずれ、
良好な動作特性が得られないという欠点がある。この特
性ばらつきはＥ形ＭＥＳＦＥＴにおいて顕著である場合
が多い。The DCFL is suitable for LSI because it has a simple circuit structure, high speed, low power consumption, and a small number of elements per gate. However, in order to form E-type and D-type FETs on the same GaAs substrate, a method of controlling the threshold voltage by ion-implanting FET-forming regions under different ion-implanting conditions is adopted. .. That is, the E-type MESFET is a D-type MES
The conductive layer is formed thinner than the FET. However, in this method, it is necessary to perform ion implantation in two steps, and the threshold voltage is often deviated and the FET current balance is disturbed.
There is a drawback in that good operating characteristics cannot be obtained. This characteristic variation is often remarkable in the E-type MESFET.
【０００４】この原因は主としてイオン注入による浅い
動作層の形成が不安定であることに由来しており、半絶
縁性ＧａＡｓ結晶の品質及び表面状態にも左右される。The cause of this is mainly that the formation of the shallow operating layer by ion implantation is unstable, and is also influenced by the quality and surface condition of the semi-insulating GaAs crystal.
【０００５】[0005]
【課題を解決するための手段】この発明によれば、Ｇａ
Ａｓ基板の表層に、複数の高濃度イオン注入領域と、そ
の間に形成された低濃度イオン注入領域とを有し、前記
高濃度イオン注入領域にはオーミック電極が、また前記
低濃度イオン注入領域にはゲート電極がそれぞれ設けら
れ、かつ隣接するゲート電極が互いに異なる材質の金属
で形成させてなる化合物半導体集積回路が提供される。According to the present invention, Ga
The surface of the As substrate has a plurality of high-concentration ion-implanted regions and a low-concentration ion-implanted region formed between the regions. Provides a compound semiconductor integrated circuit in which gate electrodes are provided, and adjacent gate electrodes are formed of metals of different materials.
【０００６】本発明の化合物半導体集積回路の作成方法
としては、ＧａＡｓ基板上の所定領域にイオン注入を行
って、低濃度のイオンが注入された領域が形成される。
次に低濃度イオン注入領域の両端にイオン注入を行い高
濃度イオン注入領域を形成する。この高濃度イオン注入
領域上にオーミック接続しうるオーミック電極を形成
し、更に各オーミック電極間の低濃度イオン注入領域上
にそれぞれ異なる金属層を形成しこれを電極とすること
で作成できる。As a method for producing a compound semiconductor integrated circuit of the present invention, a region where a low concentration of ions is implanted is formed by implanting ions into a predetermined region on a GaAs substrate.
Next, ions are implanted into both ends of the low concentration ion implantation region to form high concentration ion implantation regions. An ohmic electrode capable of ohmic connection is formed on the high-concentration ion-implanted region, and different metal layers are formed on the low-concentration ion-implanted regions between the respective ohmic electrodes, which are used as electrodes.
【０００７】ゲート電極用の金属としては、例えばＡ
ｌ，Ｔｉ／Ｐｔ／Ａｕ，Ａｌ／Ｔｉ／Ｐｔ／Ａｕ及びＴ
ｉ／Ｐｔ等が挙げられ、その組み合わせとしてはＡｌ又
はＡｌ／Ｔｉ／Ｐｔ／ＡｕとＴｉ／Ｐｔ／Ａｌ又はＴｉ
／Ａｕの組み合わせが好ましい。 オーミック電極の材
料としては、通常のものが使用できるが、例えばＡｕＧ
ｅＮｉ等が挙げられる。As the metal for the gate electrode, for example, A
1, Ti / Pt / Au, Al / Ti / Pt / Au and T
Examples include i / Pt, and the combination thereof includes Al or Al / Ti / Pt / Au and Ti / Pt / Al or Ti.
A combination of / Au is preferred. As a material for the ohmic electrode, a usual material can be used. For example, AuG
eNi etc. are mentioned.
【０００８】次に、注入されるイオン種は、特に限定さ
れないが例えばＳｅ，Ｓｎ等が挙げられる。低濃度のイ
オン注入領域を作成するために３０ｋｅＶ及び５×１０
12cm -2で注入を行う。高濃度のイオン注入領域はソース
・ドレインの抵抗を下げるために、動作層よりも深くイ
オン注入する必要があり、又深さ方向に対して均一なプ
ロファイルをもたせる必要がある。このために、高濃度
のイオン注入領域を作成するのに例えば５０ｋｅＶ及び
２×１０13cm-2と８０ｋｅＶ及び３×１０13cm -2の２回
注入を行なって作成することが可能である。Next, the ion species to be implanted is not particularly limited.
However, examples thereof include Se and Sn. Low concentration
30 keV and 5 × 10 to create on-implanted region
12cm -2To inject. High concentration ion implantation area is the source
・ In order to lower the resistance of the drain, it is deeper than the operating layer.
On-injection is required and a uniform depth
It is necessary to have a profile. Because of this, high concentration
For example, 50 keV and
2 x 1013cm-2And 80 keV and 3 × 1013cm -2Twice
It can be created by injection.
【０００９】[0009]
【作用】異なる材質の金属をゲート電極として使うこと
により、しきい値電圧が異なるのは、ゲート電極に使用
した金属が低濃度イオン注入領域に拡散し、このことに
よって、低濃度イオン注入領域の層厚が比較的薄くな
り、拡散した側のゲート電極のしきい値電圧が正の方向
に大きくなるためと考えられる。When the metal of different material is used as the gate electrode, the threshold voltage is different because the metal used for the gate electrode is diffused into the low concentration ion implantation region, which causes It is considered that the layer thickness becomes relatively thin and the threshold voltage of the gate electrode on the diffused side increases in the positive direction.
【００１０】[0010]
【実施例】図１は図２に示したＥＤ形直結ＭＥＳＦＥＴ
論理回路の最少単位をなす基本ゲート回路の概略断面図
である。図１において、１は絶縁性のＧａＡｓ基板であ
り、そのＧａＡｓ基板には、ｎ−ＧａＡｓ領域３、及び
ｎ+ −ＧａＡｓ領域２の上には、図示のようにオーミッ
ク電極４、５、６が形成されている。そして、オーミッ
ク電極５と６の間は、Ａｌでゲート電極７が形成されて
おり、４と５の間は、Ｔｉ／Ｐｔ／Ａｕでゲート電極８
が形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 shows an ED type direct connection MESFET shown in FIG.
It is a schematic sectional drawing of the basic gate circuit which is the minimum unit of a logic circuit. In FIG. 1, reference numeral 1 denotes an insulating GaAs substrate. On the GaAs substrate, ohmic electrodes 4, 5, 6 are provided on the n-GaAs region 3 and the n + -GaAs region 2 as shown in the figure. Has been formed. A gate electrode 7 made of Al is formed between the ohmic electrodes 5 and 6, and a gate electrode 8 made of Ti / Pt / Au is formed between 4 and 5.
Are formed.
【００１１】本発明のＭＥＳＦＥＴは、次のようにして
作成することができる。まずＧａＡｓ基板に加速電圧３
０ｋｅＶ、ドーズ量５×１０12cm-2でＳｉを注入し深さ
０．０５μｍのｎ−ＧａＡｓ領域３を形成する。次にド
レイン、ソース抵抗を下げるために、ｎ−ＧａＡｓ領域
をマスクして選択的にＳｉを５０ｋｅＶ、２×１０13cm
-2と８０ｋｅＶ、３×１０13cm-2の２回イオン注入を行
ない、深さ０．２μｍのｎ+−ＧａＡｓ領域１２を形成
する。The MESFET of the present invention can be manufactured as follows. First, accelerating voltage 3 on GaAs substrate
Si is implanted at 0 keV and a dose of 5 × 10 12 cm −2 to form an n-GaAs region 3 having a depth of 0.05 μm. Next, in order to lower the drain and source resistances, the n-GaAs region is masked and Si is selectively 50 keV, 2 × 10 13 cm 2.
Ions are implanted twice at −2 and 80 keV and 3 × 10 13 cm −2 to form an n + -GaAs region 12 having a depth of 0.2 μm.
【００１２】この後、９５０度、４秒でアニール処理
（高速ランプ加熱：ＲＴＡ）を行い、注入イオンを活性
化する。次にｎ+−ＧａＡｓ領域の上に、ＡｕＧｅを蒸
着し、次にＮｉを蒸着させ、４００度でＮｉとＡｕＧｅ
を合金化し、更にＡｕＧｅＮｉ上にＡｕを蒸着して形成
し、オーミック接続しうる厚さ２１５０Åのオーミック
電極１４、１５、１６を形成する。Thereafter, annealing treatment (rapid lamp heating: RTA) is performed at 950 ° C. for 4 seconds to activate the implanted ions. Next, AuGe is vapor-deposited on the n + -GaAs region, then Ni is vapor-deposited, and Ni and AuGe are deposited at 400 degrees.
Are alloyed and Au is further vapor-deposited on AuGeNi to form ohmic electrodes 14, 15 and 16 having a thickness of 2150Å which can be ohmic-connected.
【００１３】オーミック電極４と５および５と６の間の
ｎ−ＧａＡｓ領域３上にＴｉ／Ｐｔ／Ａｕからなるゲー
ト電極８及びＡｌからなるゲート電極７を厚さ３０００
Åで形成する。その方法としてはゲート電極を形成する
部分以外をレジスト膜によって保護し、その上から金属
を蒸着し、その後レジスト膜を除去することによって形
成する。A gate electrode 8 made of Ti / Pt / Au and a gate electrode 7 made of Al are formed on the n-GaAs region 3 between the ohmic electrodes 4 and 5 and 5 and 6 to a thickness of 3000.
Form with Å. As the method, a portion other than the portion where the gate electrode is formed is protected by a resist film, metal is vapor-deposited on the resist film, and then the resist film is removed.
【００１４】次に上記方法で形成されたＭＥＳＦＥＴの
直流動作特性を表１、表２に示す。Next, Tables 1 and 2 show the DC operation characteristics of the MESFET formed by the above method.
【００１５】[0015]
【表１】 [Table 1]
【００１６】[0016]
【表２】 表１、表２に示されるように同一イオン注入条件で形成
した動作層をもつにもかかわらず、Ｔｉ／Ｐｔ／Ａｕを
ゲート電極とするＦＥＴの方がＡｌをゲート電極とする
ＦＥＴよりもしきい値電圧が０．２５〜０．３Ｖほど正
方向に大きくなることがわかる。[Table 2] Despite having the operating layers formed under the same ion implantation conditions as shown in Tables 1 and 2, the FET using Ti / Pt / Au as the gate electrode has a higher threshold than the FET using Al as the gate electrode. It can be seen that the value voltage increases from 0.25 to 0.3 V in the positive direction.
【００１７】表中Ｗｇはゲート幅（μｍ）、Ｌｇはゲー
ト長（μｍ）、Ｉｄｓｓは飽和電流（ｍＡ）、ｇｍは相
互コンダクタンス（ｍＳ）、Ｖｐはピンチオフ電圧
（Ｖ）、Ｖｔｈはしきい値電圧（Ｖ）、Ｖｂｄはブレイ
クダウン電圧（Ｖ）、ｎは理想因子、φＢはショットキ
ー障壁の高さ（Ｖ）を示す。In the table, Wg is the gate width (μm), Lg is the gate length (μm), Idss is the saturation current (mA), gm is the transconductance (mS), Vp is the pinch-off voltage (V), and Vth is the threshold value. Voltage (V) and Vbd are breakdown voltages (V), n is an ideal factor, and φB is the height (V) of the Schottky barrier.
【００１８】[0018]
【発明の効果】本発明により、同一のイオン注入条件で
作成した動作層に、異なる金属層構造を用いて種々のゲ
ートを形成することにより、それぞれしきい値電圧の異
なる種々のＭＥＳＦＥＴを作成することができ、異なる
しきい値電圧をもつ２種類以上のＭＥＳＦＥＴが必要な
化合物半導体集積回路を作成するのに有効である。According to the present invention, various MESFETs having different threshold voltages are formed by forming various gates by using different metal layer structures in the operating layers formed under the same ion implantation conditions. It is possible to produce a compound semiconductor integrated circuit that requires two or more types of MESFETs having different threshold voltages.
【図１】本発明の実施例によるＥＤ型ＭＥＳＦＥＴの概
略断面図である。FIG. 1 is a schematic sectional view of an ED type MESFET according to an embodiment of the present invention.
【図２】ＥＤ型ＤＣＦＬ回路の回路図である。FIG. 2 is a circuit diagram of an ED type DCFL circuit.
１ ＧａＡｓ基板 ２ ｎ+−ＧａＡｓ領域（高濃度イオン注入領域） ３ ｎ−ＧａＡｓ領域（低濃度イオン注入領域） ４ オーミック電極 ５ オーミック電極 ６ オーミック電極 ７ Ａｌゲート電極 ８ Ｔｉ／Ｐｔ／Ａｕゲート電極 １１ Ｄ形ＦＥＴ １２ Ｅ形ＦＥＴ1 GaAs substrate 2 n + -GaAs region (high-concentration ion implantation region) 3 n-GaAs region (low-concentration ion implantation region) 4 Ohmic electrode 5 Ohmic electrode 6 Ohmic electrode 7 Al gate electrode 8 Ti / Pt / Au gate electrode 11 D type FET 12 E type FET
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H01L 29/812 9171-4M H01L 29/80 M
Claims (1)
オン注入領域と、その間に形成された低濃度イオン注入
領域とを有し、前記高濃度イオン注入領域にはオーミッ
ク電極が、また前記低濃度イオン注入領域にはゲート電
極がそれぞれ設けられ、かつ隣接するゲート電極が互い
に異なる材質の金属で形成されてなることを特徴とする
化合物半導体集積回路。1. A surface layer of a GaAs substrate has a plurality of high-concentration ion-implanted regions and a low-concentration ion-implanted region formed therebetween, wherein the high-concentration ion-implanted region includes an ohmic electrode and the low-concentration ion-implanted region. A compound semiconductor integrated circuit, wherein gate electrodes are provided in the concentration ion implantation regions, and adjacent gate electrodes are formed of metals of different materials.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08728592A JP3189847B2 (en) | 1992-04-08 | 1992-04-08 | Compound semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08728592A JP3189847B2 (en) | 1992-04-08 | 1992-04-08 | Compound semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291519A true JPH05291519A (en) | 1993-11-05 |
| JP3189847B2 JP3189847B2 (en) | 2001-07-16 |
Family
ID=13910526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08728592A Expired - Fee Related JP3189847B2 (en) | 1992-04-08 | 1992-04-08 | Compound semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189847B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
-
1992
- 1992-04-08 JP JP08728592A patent/JP3189847B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
| US9437613B2 (en) | 2014-12-22 | 2016-09-06 | International Business Machines Corporation | Multiple VT in III-V FETs |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189847B2 (en) | 2001-07-16 |
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