JPH05291219A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05291219A JPH05291219A JP9060092A JP9060092A JPH05291219A JP H05291219 A JPH05291219 A JP H05291219A JP 9060092 A JP9060092 A JP 9060092A JP 9060092 A JP9060092 A JP 9060092A JP H05291219 A JPH05291219 A JP H05291219A
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Abstract
(57)【要約】
【目的】本発明は、ウェハの張り合わせ工程を有する半
導体装置の製造方法に関し、ＳＯＩ基板の素子形成ウェ
ハを歩留りよく薄層化、平坦化することを目的とする。 【構成】素子形成用半導体ウェハ１の一面の複数領域に
溝４を形成する工程と、前記素子形成用半導体ウェハ１
の前記一面を支持用ウェハ２の絶縁膜６に張り合わせる
工程と、前記素子形成用半導体ウェハ１の他面を一般研
磨し、前記溝４の少なくとも一部を露出させる工程と、
研磨剤を用いた選択研磨により、前記素子形成用半導体
ウェハ１の前記他面をさらに研磨して自動的に平坦化す
る工程を含み構成する。
導体装置の製造方法に関し、ＳＯＩ基板の素子形成ウェ
ハを歩留りよく薄層化、平坦化することを目的とする。 【構成】素子形成用半導体ウェハ１の一面の複数領域に
溝４を形成する工程と、前記素子形成用半導体ウェハ１
の前記一面を支持用ウェハ２の絶縁膜６に張り合わせる
工程と、前記素子形成用半導体ウェハ１の他面を一般研
磨し、前記溝４の少なくとも一部を露出させる工程と、
研磨剤を用いた選択研磨により、前記素子形成用半導体
ウェハ１の前記他面をさらに研磨して自動的に平坦化す
る工程を含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、ウェハの張り合わせ工程を有す
る半導体装置の製造方法に関する。
に関し、より詳しくは、ウェハの張り合わせ工程を有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】ウェハの張り合わせ技術を用いたＳＯＩ
(silicon on insulator)基板はバルクシリコンウェハと
同等の結晶品質が得られるため、将来の超ＬＳＩ用基板
として期待されている。素子の微細化にともなう短チャ
ネル効果を抑制するために、今後は0.１μｍ以下の超薄
膜ＳＯＩ基板が期待されている。
(silicon on insulator)基板はバルクシリコンウェハと
同等の結晶品質が得られるため、将来の超ＬＳＩ用基板
として期待されている。素子の微細化にともなう短チャ
ネル効果を抑制するために、今後は0.１μｍ以下の超薄
膜ＳＯＩ基板が期待されている。
【０００３】ウェハの張り合わせは、例えば図３に示す
ような方法が採られている。まず、素子形成用ウェハ３
１の一面の複数箇所に、選択酸化（LOCOS)法によりSiO2
膜３２を形成した後に、その面に、ＣＶＤ法によりSiO2
膜３３を１μｍ程度堆積する。
ような方法が採られている。まず、素子形成用ウェハ３
１の一面の複数箇所に、選択酸化（LOCOS)法によりSiO2
膜３２を形成した後に、その面に、ＣＶＤ法によりSiO2
膜３３を１μｍ程度堆積する。
【０００４】次に、ＣＶＤSiO2膜３３の露出面を研磨し
て平坦化し、LOCOS SiO2膜３２の突出による影響を少な
くする。そして、その研磨面を支持用ウェハ３４に張り
合わせ、ついで、素子形成用ウェハ３１のシリコン面を
研削・研磨する。この場合、LOCOS SiO2膜３２の研磨速
度は小さいので、これを終点検出として研磨を停止させ
ると、そのシリコン面は平坦になり、しかも研磨後の素
子形成用ウェハ３１の膜厚を0.１μｍ以下にすることが
可能になる。
て平坦化し、LOCOS SiO2膜３２の突出による影響を少な
くする。そして、その研磨面を支持用ウェハ３４に張り
合わせ、ついで、素子形成用ウェハ３１のシリコン面を
研削・研磨する。この場合、LOCOS SiO2膜３２の研磨速
度は小さいので、これを終点検出として研磨を停止させ
ると、そのシリコン面は平坦になり、しかも研磨後の素
子形成用ウェハ３１の膜厚を0.１μｍ以下にすることが
可能になる。
【０００５】
【発明が解決しようとする課題】しかし、このような工
程によれば、素子形成用ウェハ３１の張り合わせ側の面
は、ＣＶＤSiO2膜３３を研磨しても、LOCOS SiO2膜３２
の突出部の影響を受けて完全に平坦化せず、しかも、LO
COS SiO2膜３２の面積が小さいために接着領域が狭く、
ウェハ同士が剥がれ易くなるといった問題がある。
程によれば、素子形成用ウェハ３１の張り合わせ側の面
は、ＣＶＤSiO2膜３３を研磨しても、LOCOS SiO2膜３２
の突出部の影響を受けて完全に平坦化せず、しかも、LO
COS SiO2膜３２の面積が小さいために接着領域が狭く、
ウェハ同士が剥がれ易くなるといった問題がある。
【０００６】また、素子形成用ウェハ３１の薄膜化は、
酸化膜とシリコンの研磨速度の差を用いて行っているた
め、研磨布などの変形による研磨だれの発生を完全にな
くすことができなかった。
酸化膜とシリコンの研磨速度の差を用いて行っているた
め、研磨布などの変形による研磨だれの発生を完全にな
くすことができなかった。
【０００７】本発明はこのような問題に鑑みてなされた
ものであって、ＳＯＩ基板の素子形成ウェハを歩留りよ
く薄層化、平坦化できる半導体装置の形成方法を提供す
ることを目的とする。
ものであって、ＳＯＩ基板の素子形成ウェハを歩留りよ
く薄層化、平坦化できる半導体装置の形成方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図１，
２に例示するように、素子形成用半導体ウェハ１の一面
の複数領域に溝４を形成する工程と、前記素子形成用半
導体ウェハ１の前記一面を支持用ウェハ２の絶縁膜６に
張り合わせる工程と、前記素子形成用半導体ウェハ１の
他面を一般研磨し、前記溝４の少なくとも一部を露出さ
せる工程と、研磨剤を用いた選択研磨により、前記素子
形成用半導体ウェハ１の前記他面をさらに研磨して自動
的に平坦化する工程を有することを特徴とする半導体装
置の製造方法によって達成する。
２に例示するように、素子形成用半導体ウェハ１の一面
の複数領域に溝４を形成する工程と、前記素子形成用半
導体ウェハ１の前記一面を支持用ウェハ２の絶縁膜６に
張り合わせる工程と、前記素子形成用半導体ウェハ１の
他面を一般研磨し、前記溝４の少なくとも一部を露出さ
せる工程と、研磨剤を用いた選択研磨により、前記素子
形成用半導体ウェハ１の前記他面をさらに研磨して自動
的に平坦化する工程を有することを特徴とする半導体装
置の製造方法によって達成する。
【０００９】または、前記選択研磨の際に使用する前記
研磨剤は、前記一般研磨の際に使用する研磨剤よりも希
釈化されていることを特徴とする半導体装置の製造方法
により達成する。
研磨剤は、前記一般研磨の際に使用する研磨剤よりも希
釈化されていることを特徴とする半導体装置の製造方法
により達成する。
【００１０】または、前記素子形成用半導体ウェハ１の
前記溝４の形状、前記研磨剤の濃度、研磨条件の少なく
とも１つを変えることによって、前記選択研磨後の前記
素子形成用半導体ウェハ１の厚さを制御することを特徴
とする半導体装置の製造方法により達成する。
前記溝４の形状、前記研磨剤の濃度、研磨条件の少なく
とも１つを変えることによって、前記選択研磨後の前記
素子形成用半導体ウェハ１の厚さを制御することを特徴
とする半導体装置の製造方法により達成する。
【００１１】または、前記溝４は、前記素子形成用半導
体ウェハ１のスクライブライン又は素子分離領域に形成
されることを特徴とする半導体装置の製造方法により達
成する。
体ウェハ１のスクライブライン又は素子分離領域に形成
されることを特徴とする半導体装置の製造方法により達
成する。
【００１２】または、前記素子形成用半導体ウェハ１が
シリコンウェハで、前記支持用ウェハ５の前記絶縁膜６
がSiO2膜であり、前記溝４が形成された前記素子形成用
半導体ウェハ１の前記一面がシリコン面又はSiO2面であ
り、かつ、研磨により現れる前記溝４のうち前記支持用
ウェハ５側の底面からSiO2膜６が露出し、或いは該底面
の近傍にある前記溝４の内周面の一部からSiO2２が露出
していることを特徴とする半導体装置の製造法方により
達成する。
シリコンウェハで、前記支持用ウェハ５の前記絶縁膜６
がSiO2膜であり、前記溝４が形成された前記素子形成用
半導体ウェハ１の前記一面がシリコン面又はSiO2面であ
り、かつ、研磨により現れる前記溝４のうち前記支持用
ウェハ５側の底面からSiO2膜６が露出し、或いは該底面
の近傍にある前記溝４の内周面の一部からSiO2２が露出
していることを特徴とする半導体装置の製造法方により
達成する。
【００１３】
【作 用】本発明によれば、素子形成用半導体ウェハ１
の複数領域に溝４を形成した面を支持用ウェハ５の絶縁
膜６に張り合わせ、素子形成用半導体ウェハ１を研磨し
て溝４を露出させた後に、研磨剤を用いる選択研磨を行
うと、ついには、支持用ウェハ５からの溝４の高さが所
定の値まで低くなったところで選択研磨が自動的に停止
し、その溝４の高さが揃い、薄層化された素子形成用ウ
ェハ１の厚さが均一となりその面は平坦となる。
の複数領域に溝４を形成した面を支持用ウェハ５の絶縁
膜６に張り合わせ、素子形成用半導体ウェハ１を研磨し
て溝４を露出させた後に、研磨剤を用いる選択研磨を行
うと、ついには、支持用ウェハ５からの溝４の高さが所
定の値まで低くなったところで選択研磨が自動的に停止
し、その溝４の高さが揃い、薄層化された素子形成用ウ
ェハ１の厚さが均一となりその面は平坦となる。
【００１４】この場合の溝４は、例えばスクライブライ
ン又は素子分離領域に沿って形成してもよく、大きな面
積を特に必要としないので、溝を設けない場合とほぼ同
じような張り合わせ面積を確保でき、ウェハ同士が剥離
することはなくなる。
ン又は素子分離領域に沿って形成してもよく、大きな面
積を特に必要としないので、溝を設けない場合とほぼ同
じような張り合わせ面積を確保でき、ウェハ同士が剥離
することはなくなる。
【００１５】しかも、研磨布が絶縁膜と接触する前に研
磨が停止するために、研磨布の変形による研磨だれを本
質的に無くすことができる。ところで、選択研磨により
自動的に膜厚が均一になるメカニズムは、まだ明確にな
っていないが、露出した溝４の底部の絶縁膜２，６と研
磨液との化学的作用によるものと考えられる。従って、
張り合わせにより閉塞される側の溝４の底部が絶縁膜６
により形成されるか、或いはこれに加えて、溝４の内周
面の底面に近い部分が絶縁膜２により形成されているこ
とが必要になる。
磨が停止するために、研磨布の変形による研磨だれを本
質的に無くすことができる。ところで、選択研磨により
自動的に膜厚が均一になるメカニズムは、まだ明確にな
っていないが、露出した溝４の底部の絶縁膜２，６と研
磨液との化学的作用によるものと考えられる。従って、
張り合わせにより閉塞される側の溝４の底部が絶縁膜６
により形成されるか、或いはこれに加えて、溝４の内周
面の底面に近い部分が絶縁膜２により形成されているこ
とが必要になる。
【００１６】均一化された後の素子形成用ウェハ１の厚
さは、０．１〜０．３μｍ程度、または、それ以下であ
る。また、選択研磨により残される素子形成用半導体ウ
ェハ１の厚さは、溝４の形状や幅を変えたり、研磨液の
濃度を変更したり、或いは、研磨の際の定盤の回転数、
ウェハ押圧力等の研磨条件を変えることにより制御する
ことができる。
さは、０．１〜０．３μｍ程度、または、それ以下であ
る。また、選択研磨により残される素子形成用半導体ウ
ェハ１の厚さは、溝４の形状や幅を変えたり、研磨液の
濃度を変更したり、或いは、研磨の際の定盤の回転数、
ウェハ押圧力等の研磨条件を変えることにより制御する
ことができる。
【００１７】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１，２は、本発明の一実施例を示す断面図である。
いて説明する。 （ａ）本発明の第１実施例の説明 図１，２は、本発明の一実施例を示す断面図である。
【００１８】図１において符号１は、シリコンよりなる
素子形成用半導体ウェハで、その上には熱酸化法により
形成された厚さ数十nmのSiO2膜２が形成されている。ま
ず、このSiO2膜２の上にフォトレジスト３を塗布してこ
れを露光、現像し、例えば素子形成用半導体ウェハ１の
スクライブラインに沿って窓３ａを形成する（図１
(a))。
素子形成用半導体ウェハで、その上には熱酸化法により
形成された厚さ数十nmのSiO2膜２が形成されている。ま
ず、このSiO2膜２の上にフォトレジスト３を塗布してこ
れを露光、現像し、例えば素子形成用半導体ウェハ１の
スクライブラインに沿って窓３ａを形成する（図１
(a))。
【００１９】次に、窓３ａから表出したSiO2膜２をフッ
化アンモニウム（NH4F）によりエッチング除去し、素子
形成用半導体ウェハ１の一部を露出させる（図１(b))。
ついで、HF、HNO2及びCOOHの混合液又はKOH 液を窓３ａ
から供給し、その下の素子形成用半導体ウェハ１をエッ
チングしてスクライブラインに沿った溝４を形成する
（図１(c))。この溝４の深さは、後述する一般研磨工程
の際の研磨のバラツキと素子形成に必要な厚さを加えた
以上の大きさ、例えば１〜２μｍ以上となし、また、そ
の溝４の幅は、例えば0.５μｍ〜１mmにする。なお、溝
形成工程においては、フォトレジスト３を除去してSiO2
膜２をマスクにしてもよい。
化アンモニウム（NH4F）によりエッチング除去し、素子
形成用半導体ウェハ１の一部を露出させる（図１(b))。
ついで、HF、HNO2及びCOOHの混合液又はKOH 液を窓３ａ
から供給し、その下の素子形成用半導体ウェハ１をエッ
チングしてスクライブラインに沿った溝４を形成する
（図１(c))。この溝４の深さは、後述する一般研磨工程
の際の研磨のバラツキと素子形成に必要な厚さを加えた
以上の大きさ、例えば１〜２μｍ以上となし、また、そ
の溝４の幅は、例えば0.５μｍ〜１mmにする。なお、溝
形成工程においては、フォトレジスト３を除去してSiO2
膜２をマスクにしてもよい。
【００２０】そして、フォトレジスト３を除去した状態
で、図２(d) に示すように、素子形成用半導体ウェハ１
の溝４側のSiO2膜２を、シリコンよりなる支持用ウェハ
５の一面のSiO2膜６に張り合わせる。この場合、溝４の
面積は小さく、張り合わせ面積が大きいために、その張
り合わせ強度は、溝４を設けない場合に比べて殆ど低下
しない。
で、図２(d) に示すように、素子形成用半導体ウェハ１
の溝４側のSiO2膜２を、シリコンよりなる支持用ウェハ
５の一面のSiO2膜６に張り合わせる。この場合、溝４の
面積は小さく、張り合わせ面積が大きいために、その張
り合わせ強度は、溝４を設けない場合に比べて殆ど低下
しない。
【００２１】次に、素子形成用半導体ウェハ１のうち溝
４のない側の面を研削し、SiO2膜２を含めた素子形成用
半導体ウェハ１の厚さを５μｍ程度まで薄層化し、続い
てアルカリ系研磨液を用いて一般研磨を行い、溝４の少
なくとも一部を露出させる（図２(e))。この一般研磨に
よれば素子形成用半導体ウェハ１の研磨面は平坦化せ
ず、１μｍ程度のバラツキがある。
４のない側の面を研削し、SiO2膜２を含めた素子形成用
半導体ウェハ１の厚さを５μｍ程度まで薄層化し、続い
てアルカリ系研磨液を用いて一般研磨を行い、溝４の少
なくとも一部を露出させる（図２(e))。この一般研磨に
よれば素子形成用半導体ウェハ１の研磨面は平坦化せ
ず、１μｍ程度のバラツキがある。
【００２２】この後に、アルカリ系研磨液の濃度を一般
研磨に比べて例えば１０倍程度に希釈し、これにより選
択研磨を行うと、薄層化が進むにつれて素子形成用半導
体ウェハ１の厚さが揃うようになり、SiO2膜２の厚さを
差し引いた溝４の残りの高さが例えば0.１〜0.３μｍに
なると研磨が自動的に停止し、素子形成用半導体ウェハ
１の厚さが全体に等しくなって平坦化する（図２(f))。
厚さが均一になった状態の溝４の高さは、研磨盤の回転
数や圧力等のパラメーターにより変えることができる。
例えば、研磨盤の回転数を上げると、平坦化された素子
形成用ウェハ１の膜厚は厚くなる。
研磨に比べて例えば１０倍程度に希釈し、これにより選
択研磨を行うと、薄層化が進むにつれて素子形成用半導
体ウェハ１の厚さが揃うようになり、SiO2膜２の厚さを
差し引いた溝４の残りの高さが例えば0.１〜0.３μｍに
なると研磨が自動的に停止し、素子形成用半導体ウェハ
１の厚さが全体に等しくなって平坦化する（図２(f))。
厚さが均一になった状態の溝４の高さは、研磨盤の回転
数や圧力等のパラメーターにより変えることができる。
例えば、研磨盤の回転数を上げると、平坦化された素子
形成用ウェハ１の膜厚は厚くなる。
【００２３】また、その一定となる膜厚は、研磨液の濃
度、溝４の形状や幅、素子形成用ウェハ１のSiO2膜２の
膜さによっても変えることができる。例えば、研磨液の
濃度を低くすれば選択研磨後の素子形成用半導体ウェハ
１の膜厚は厚くなり、逆の場合は薄くなる。また、溝４
の幅を広くすると、その膜厚を厚くしたり、溝４に挟ま
れる素子形成領域を大きくできる。
度、溝４の形状や幅、素子形成用ウェハ１のSiO2膜２の
膜さによっても変えることができる。例えば、研磨液の
濃度を低くすれば選択研磨後の素子形成用半導体ウェハ
１の膜厚は厚くなり、逆の場合は薄くなる。また、溝４
の幅を広くすると、その膜厚を厚くしたり、溝４に挟ま
れる素子形成領域を大きくできる。
【００２４】このような選択研磨によりＳＯＩ基板が完
成し、この後に、素子形成用半導体ウェハ１のうち溝４
に囲まれた領域に半導体素子を形成することになる。こ
のように、SiO2膜２を差し引いた溝４の残りの高さが、
例えば0.１〜0.３μｍとなる時点で素子形成用半導体ウ
ェハ１の膜厚が一定となることは実験によるもので、そ
のメカニズムは正確に解明していない。 （ｂ）本発明の他の実施例の説明 上記した実施例では、張り合わせ面のSiO2膜２，６は、
ＣＶＤ法や熱酸化法により強制的に形成したが、自然酸
化膜であってもよい。即ち、素子形成用半導体ウェハ１
にSiO2膜を形成し、支持用ウェハ５側に数nmの厚さのSi
O2膜があればよい。
成し、この後に、素子形成用半導体ウェハ１のうち溝４
に囲まれた領域に半導体素子を形成することになる。こ
のように、SiO2膜２を差し引いた溝４の残りの高さが、
例えば0.１〜0.３μｍとなる時点で素子形成用半導体ウ
ェハ１の膜厚が一定となることは実験によるもので、そ
のメカニズムは正確に解明していない。 （ｂ）本発明の他の実施例の説明 上記した実施例では、張り合わせ面のSiO2膜２，６は、
ＣＶＤ法や熱酸化法により強制的に形成したが、自然酸
化膜であってもよい。即ち、素子形成用半導体ウェハ１
にSiO2膜を形成し、支持用ウェハ５側に数nmの厚さのSi
O2膜があればよい。
【００２５】また、上記実施例では、素子形成用半導体
ウェハ１と支持用ウェハ５のそれぞれの張り合わせ面に
SiO2膜２，６を形成しているが、少なくとも張り合わせ
後の溝４の底面またはこれに加えて側面の下部にSiO2膜
が形成されていればよい。
ウェハ１と支持用ウェハ５のそれぞれの張り合わせ面に
SiO2膜２，６を形成しているが、少なくとも張り合わせ
後の溝４の底面またはこれに加えて側面の下部にSiO2膜
が形成されていればよい。
【００２６】さらに、素子形成用半導体ウェハ１のシリ
コン露出面に溝４を形成しても、支持用ウェハ５側にSi
O2膜６があれば選択研磨後の厚さは均一になり、平坦化
が図れる。
コン露出面に溝４を形成しても、支持用ウェハ５側にSi
O2膜６があれば選択研磨後の厚さは均一になり、平坦化
が図れる。
【００２７】なお、上記した実施例では、ウェットエッ
チングを用いて溝４を形成したが、反応性イオンエッチ
ング法やプラズマエッチング法等のドライエッチング等
を適用してもよい。また、溝４は、素子形成用半導体ウ
ェハのスクライブラインに沿って形成したが、素子間分
離領域や半導体回路形成領域中に形成してもよい。
チングを用いて溝４を形成したが、反応性イオンエッチ
ング法やプラズマエッチング法等のドライエッチング等
を適用してもよい。また、溝４は、素子形成用半導体ウ
ェハのスクライブラインに沿って形成したが、素子間分
離領域や半導体回路形成領域中に形成してもよい。
【００２８】
【発明の効果】以上述べたように本発明によれば、素子
形成用半導体ウェハの複数領域に溝を形成した面を支持
用ウェハの絶縁膜に張り合わせ、素子形成用半導体ウェ
ハを研磨して溝を露出させた後に、研磨剤を用いる選択
研磨を行うと、ついには、支持用ウェハからの溝の高さ
が所定の値まで低くなったところで選択研磨が自動的に
停止するので、その溝の高さが揃い、薄層化された素子
形成用ウェハの厚さが均一となりその面を平坦にするこ
とができる。
形成用半導体ウェハの複数領域に溝を形成した面を支持
用ウェハの絶縁膜に張り合わせ、素子形成用半導体ウェ
ハを研磨して溝を露出させた後に、研磨剤を用いる選択
研磨を行うと、ついには、支持用ウェハからの溝の高さ
が所定の値まで低くなったところで選択研磨が自動的に
停止するので、その溝の高さが揃い、薄層化された素子
形成用ウェハの厚さが均一となりその面を平坦にするこ
とができる。
【００２９】この場合の溝は、例えばスクライブライン
或いは素子分離領域に沿って形成してもよく、大きな面
積を特に必要としないので、溝を設けない場合とほぼ同
じような張り合わせ面積を確保でき、ウェハの剥離を防
止できる。しかも、研磨布が絶縁膜と接触せずに研磨が
停止するので、研磨布の変形による研磨だれを本質的に
無くすことができる。
或いは素子分離領域に沿って形成してもよく、大きな面
積を特に必要としないので、溝を設けない場合とほぼ同
じような張り合わせ面積を確保でき、ウェハの剥離を防
止できる。しかも、研磨布が絶縁膜と接触せずに研磨が
停止するので、研磨布の変形による研磨だれを本質的に
無くすことができる。
【００３０】また、選択研磨により残される素子形成用
半導体ウェハの厚さは、溝の形状、研磨液の濃度、研磨
条件などを変えることにより制御することができ、最適
な厚さを得ることができる。
半導体ウェハの厚さは、溝の形状、研磨液の濃度、研磨
条件などを変えることにより制御することができ、最適
な厚さを得ることができる。
【図１】本発明の一実施例を示す断面図（その１）であ
る。
る。
【図２】本発明の一実施例を示す断面図（その２）であ
る。
る。
【図３】従来方法を示す断面図である。
１ 素子形成用半導体ウェハ ２ SiO2膜（絶縁膜） ３ フォトレジスト ４ 溝 ５ 支持用ウェハ ６ SiO2膜（絶縁膜）
フロントページの続き (72)発明者 清川 義弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】素子形成用半導体ウェハ（１）の一面の複
数領域に溝（４）を形成する工程と、 前記素子形成用半導体ウェハ（１）の前記一面を支持用
ウェハ（５）の絶縁膜（６）に張り合わせる工程と、 前記素子形成用半導体ウェハ（１）の他面を一般研磨
し、前記溝（４）の少なくとも一部を露出させる工程
と、 研磨剤を用いた選択研磨により、前記素子形成用半導体
ウェハ（１）の前記他面をさらに研磨して自動的に平坦
化する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項２】前記選択研磨の際に使用する前記研磨剤
は、前記一般研磨の際に使用する研磨剤よりも希釈化さ
れていることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記素子形成用半導体ウェハ（１）の前記
溝（４）の形状、前記研磨剤の濃度、研磨条件の少なく
とも１つを変えることによって、前記選択研磨後の前記
素子形成用半導体ウェハ（１）の厚さを制御することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】前記溝（４）は、前記素子形成用半導体ウ
ェハ（１）のスクライブライン又は素子分離領域に形成
されることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項５】前記素子形成用半導体ウェハ（１）がシリ
コンウェハで、前記支持用ウェハ（５）の前記絶縁膜
（６）がSiO2膜であり、前記溝（４）が形成された前記
素子形成用半導体ウェハ（１）の前記一面がシリコン面
又はSiO2面であり、かつ、研磨により現れる前記溝
（４）のうち前記支持用ウェハ（５）側の底面からSiO2
膜（６）が露出し、或いは該底面の近傍にある前記溝
（４）の内周面の一部からSiO2（２）が露出しているこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060092A JPH05291219A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060092A JPH05291219A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291219A true JPH05291219A (ja) | 1993-11-05 |
Family
ID=14002971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9060092A Withdrawn JPH05291219A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291219A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851846A (en) * | 1994-12-22 | 1998-12-22 | Nippondenso Co., Ltd. | Polishing method for SOI |
| JP2010263246A (ja) * | 1998-12-28 | 2010-11-18 | Hitachi Chem Co Ltd | 金属用研磨液及びそれを用いた研磨方法 |
| US8900477B2 (en) | 1998-12-28 | 2014-12-02 | Hitachi, Ltd. | Materials for polishing liquid for metal, polishing liquid for metal, method for preparation thereof and polishing method using the same |
-
1992
- 1992-04-10 JP JP9060092A patent/JPH05291219A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851846A (en) * | 1994-12-22 | 1998-12-22 | Nippondenso Co., Ltd. | Polishing method for SOI |
| JP2010263246A (ja) * | 1998-12-28 | 2010-11-18 | Hitachi Chem Co Ltd | 金属用研磨液及びそれを用いた研磨方法 |
| US8900477B2 (en) | 1998-12-28 | 2014-12-02 | Hitachi, Ltd. | Materials for polishing liquid for metal, polishing liquid for metal, method for preparation thereof and polishing method using the same |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |