JPH05289974A - Data transfer system - Google Patents
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- JPH05289974A JPH05289974A JP9540192A JP9540192A JPH05289974A JP H05289974 A JPH05289974 A JP H05289974A JP 9540192 A JP9540192 A JP 9540192A JP 9540192 A JP9540192 A JP 9540192A JP H05289974 A JPH05289974 A JP H05289974A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、入出力命令の実行を演
算処理装置とは独立した入出力出処理装置により実行す
る情報処理装置で、入出力処理装置配下に複数のチャネ
ル装置が接続され、チャネル装置には周辺制御装置との
インターフェースを備え入出力装置とのデータ転送を行
う情報処理装置において、入出力装置とチャネル装置間
のデータ転送方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is an information processing apparatus for executing an input / output instruction by an input / output processing apparatus independent of an arithmetic processing apparatus, in which a plurality of channel devices are connected under the input / output processing apparatus. The present invention relates to a data transfer system between an input / output device and a channel device in an information processing device which has an interface with a peripheral control device in the channel device and transfers data with the input / output device.
【０００２】[0002]
【従来の技術】従来のこの種の装置では、主記憶装置に
複数の演算処理装置及び入出力処理装置が接続され、周
辺制御装置とのインターフェースを制御するチャネル装
置は、入出力処理装置の下に複数接続され階層構造とな
っている。チャネル装置は、入出力処理装置を経由して
主記憶装置とのデータ転送を行う。一般的に主記憶装置
とそれに接続された各装置との間のデータ転送は転送量
の増大に伴い一度に転送するデータの単位も１６バイト
〜６４バイト程度の大きな転送単位となってきている。
それに比して入出力処理装置とチャネル装置間のデータ
転送の単位はバス幅の制約や接続されるチャネル装置の
数が多いこと等から４バイト〜８バイト程度であるもの
が多い。この為上下の転送の差を吸収するため入出力処
理装置部にチャネル装置対応にデータバッファを持ちチ
ャネル装置は該データバッファとの間でデータ転送を行
いデータバッファが一杯又は空となる毎に主記憶とデー
タバッファとの間でデータ転送を行っている。2. Description of the Related Art In a conventional device of this type, a plurality of arithmetic processing units and an input / output processing unit are connected to a main storage unit, and a channel unit for controlling an interface with a peripheral control unit is located under the input / output processing unit. Are connected to each other in a hierarchical structure. The channel device transfers data with the main memory via the input / output processing device. Generally, in the data transfer between the main storage device and each device connected thereto, the unit of data transferred at one time is a large transfer unit of about 16 bytes to 64 bytes as the transfer amount increases.
On the other hand, the unit of data transfer between the input / output processing device and the channel device is often about 4 bytes to 8 bytes due to restrictions on the bus width and the number of connected channel devices. Therefore, in order to absorb the difference between the upper and lower transfers, the input / output processing unit has a data buffer corresponding to the channel device, and the channel device transfers data to and from the data buffer, and the main data buffer is filled every time the data buffer becomes full or empty. Data is transferred between the memory and the data buffer.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来の装置で
も下位側の転送能力に比して上位側に十分な転送能力が
あれば特に問題とはならないが、近年周辺制御装置との
間のデータ転送速度の向上及び接続されるチャネル装置
数の増加に伴い十分な転送能力を確保するのは厳しくな
ってきている。In the conventional device described above, if there is a sufficient transfer capacity on the upper side as compared with the transfer capacity on the lower side, there is no particular problem. As the transfer rate is improved and the number of connected channel devices is increased, it is becoming difficult to secure a sufficient transfer capacity.
【０００４】上述した入出力処理装置内のデータバッフ
ァを介して主記憶との間のデータ転送を行う場合、デー
タバッファがチャネル装置からの転送要求時、主記憶へ
の転送が競合等で待たされた場合などにより、一杯又は
空の時（以降“ビジー”と表す）チャネル装置からの転
送要求を待たせるため入出力処理装置とチャネル装置間
のデータ転送が一時的に停止してしまい他の転送可能な
チャネル装置からの転送もできなくなってしまうと言う
問題があった。When data is transferred to and from the main memory via the data buffer in the input / output processing device described above, when the data buffer requests a transfer from the channel device, the transfer to the main memory is delayed due to competition or the like. In some cases, when data is full or empty (hereinafter referred to as "busy"), the data transfer between the I / O processor and the channel device is temporarily stopped to wait for the transfer request from the channel device. There was a problem that transfer from a possible channel device would also be impossible.
【０００５】停止する時間は数Ｔ〜十Ｔ程度ではあるが
チャネル装置数が多く同時に多数のチャネル装置が転送
を実行中に停止が重なるとデータオーバーランを引き起
こす原因となり得ることもあり問題となっていた。Although the stop time is about several T to tens T, the number of channel devices is large, and if a large number of channel devices are simultaneously stopped during transfer, this may cause a data overrun, which is a problem. Was there.
【０００６】上記問題を軽減する方法としては、チャネ
ル装置対応のデータバッファを多重に持つことにより主
記憶への転送が待たされた場合にもチャネル装置との転
送を停止せずに転送する方法があるが、ハードウェアー
量の増大による負荷は大きく又転送の開始時やページ越
えやデータチェンニングによる主記憶との転送アドレス
の変更時には、チャネル装置との転送が待たされる場合
もあり問題は残る。As a method for alleviating the above problem, there is a method of transferring data without stopping the transfer with the channel device even when the transfer to the main memory is waited by having multiple data buffers corresponding to the channel device. However, the load due to the increase in the amount of hardware is large, and when starting transfer, crossing pages, or changing the transfer address with the main memory due to data chaining, the transfer with the channel device may be kept waiting, and the problem remains.
【０００７】他の方法としてチャネル装置対応のデータ
バッファの状態を各チャネル装置に常時知らせて於いて
ビジー状態時には転送要求を抑止する方法があるが、接
続されるチャネル装置の数だけ専用の信号線が必要とな
りチャネル装置の数が多くなるとやはりハードウェアー
の負荷が大きくなる問題がある。As another method, there is a method in which each channel device is constantly informed of the state of the data buffer corresponding to the channel device and the transfer request is suppressed when the channel device is in a busy state. However, when the number of channel devices increases, the load on the hardware also increases.
【０００８】そこで、本発明の技術的課題は、上記欠点
に鑑み、効率的な転送を行うデータ転送方式を提供する
ことである。In view of the above drawbacks, the technical problem of the present invention is to provide a data transfer system for efficient transfer.
【０００９】[0009]
【課題を解決するための手段】本発明によれば、主記憶
装置に接続された入出力処理装置配下の複数のチャネル
装置が、入出力処理装置配下のバスを用いて主記憶装置
とのデータ転送を行い、入出力処理装置内に主記憶装置
とのデータ転送を行うためのデータバッファをチャネル
装置対応に持ち、チャネル装置は前記データバッファと
の間でデータ転送を行い、前記データバッファと主記憶
とのデータの転送を行うことによりチャネル装置と主記
憶装置との間のデータ転送を行うデータ転送方式であっ
て、各チャネル装置から入出力処理装置へのデータ転送
動作は、一定長とし、データ転送バスを毎サイクルデー
タ転送可能とし、前記入出力処理装置は、チャネル装置
からの転送要求に対し前記チャネル装置対応のデータバ
ッファの状態が転送可能状態であれば転送を行い、転送
不可状態であれば転送を行わず転送要求への応答として
転送不可を通知し、該データ転送を要求したチャネル装
置は、転送が不可の応答を受け取った時には再度同じ転
送要求を行うことを特徴とするデータ転送方式が得られ
る。According to the present invention, a plurality of channel devices under the control of an input / output processing device connected to the main storage device use a bus under the control of the input / output processing device to exchange data with the main storage device. The input / output processing device has a data buffer in the input / output processing device corresponding to the channel device, and the channel device transfers data to and from the data buffer. A data transfer method in which data is transferred between a channel device and a main memory device by transferring data to and from a memory, and a data transfer operation from each channel device to an input / output processing device has a fixed length. The data transfer bus enables data transfer every cycle, and the input / output processing device changes the state of the data buffer corresponding to the channel device in response to a transfer request from the channel device. If the transfer is possible, the transfer is performed. If the transfer is not possible, the transfer is not performed and the transfer request is notified as a response to the transfer request. When the channel device requesting the data transfer receives the transfer disable response, A data transfer method characterized in that the same transfer request is made again can be obtained.
【００１０】また、本発明によれば、前記請求項１記載
のデータ転送方式において、チャネル装置からのデータ
転送要求時チャネル対応のデータバッファが、一杯又は
空の状態で転送不成功時、チャネル装置は次の転送要求
を通常時より間隔を空けてから再転送要求することを特
徴とするデータ転送方式が得られる。Further, according to the present invention, in the data transfer system according to the first aspect, when the data transfer request from the channel device is unsuccessful when the data buffer corresponding to the channel is full or empty, the channel device Provides a data transfer method characterized in that the next transfer request is re-requested after an interval from the normal time.
【００１１】また、本発明によれば、前記請求項１記載
のデータ転送方式において、前記入出力処理装置内のチ
ャネル装置対応のデータバッファと主記憶装置との間の
データ転送の単位が、チャネル装置対応のデータバッフ
ァとチャネル装置間のデータ転送の単位のＮ倍（Ｎは２
以上の整数）である装置であって、チャネル装置から前
記データバッファへの転送要求時にデータバッファとチ
ャネル装置間のデータ転送の可否を予測し、次の転送要
求を転送要求に対する応答が返る前に要求可能とするこ
とを特徴とするデータ転送方式が得られる。According to the present invention, in the data transfer method according to the first aspect, the unit of data transfer between the data buffer corresponding to the channel device in the input / output processing device and the main storage device is the channel. N times the unit of data transfer between the device-compatible data buffer and the channel device (N is 2
The above integer), predicting the availability of data transfer between the data buffer and the channel device at the time of the transfer request from the channel device to the data buffer, and sending the next transfer request before the response to the transfer request is returned. It is possible to obtain a data transfer method characterized by being requestable.
【００１２】即ち、本発明は、入出力処理装置内に主記
憶とのデータ転送を行うためのチャネル装置対応のデー
タバッファと、入出力処理装置とのチャネル装置間でデ
ータ転送を行うデータバスと、チャネル装置と前記デー
タバッファとの間でデータ転送を行う手段と、前記デー
タバッファと主記憶と間でデータの転送を行う手段と、
各チャネル装置からの転送要求に対し該チャネル装置対
応のデータバッファの状態によりチャネル装置とのデー
タ転送を制御する手段と、バッファの状態を転送要求元
へ応答として通知する手段と、チャネル装置には転送不
可の応答を受け取った時には再度同じ転送を行う手段
と、転送不可応答受信時に次の転送要求を通常時より間
隔を空けてから出力する手段と、入出力処理装置内のチ
ャネル装置対応のデータバッファとチャネル装置間のデ
ータ転送を予測する手段と、予測結果により転送要求時
次の転送要求を転送要求に対する応答が返る前に要求す
る手段とを持つ。That is, according to the present invention, a data buffer corresponding to a channel device for transferring data to and from a main memory in the input / output processing device and a data bus for transferring data between the channel device and the input / output processing device are provided. A means for transferring data between the channel device and the data buffer, a means for transferring data between the data buffer and the main memory,
In response to a transfer request from each channel device, means for controlling data transfer with the channel device according to the state of the data buffer corresponding to the channel device, means for notifying the state of the buffer to the transfer request source as a response, and the channel device A means for performing the same transfer again when a non-transferable response is received, a means for outputting the next transfer request when a non-transferable response is received, after a gap from the normal time, and data for the channel device in the I / O processor It has means for predicting data transfer between the buffer and the channel device, and means for requesting the next transfer request at the time of transfer request according to the prediction result before the response to the transfer request is returned.
【００１３】[0013]
【実施例】次に本発明の実施例について図面を用いて説
明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１４】図１は本発明の一実施例の概略を示す図で
ある。システムバス１０７上には演算処理装置１０１と
主記憶装置１０２と入出力処理装置１０３が接続され入
出力処理装置１０３の下にはチャネル装置１０４が複数
接続される。チャネル装置１０４は、入出力処理装置１
０３に入出力処理装置チャネル装置間のバス（以降ＣＨ
バス）１０６で接続される。FIG. 1 is a diagram showing the outline of an embodiment of the present invention. An arithmetic processing unit 101, a main storage unit 102, and an input / output processing unit 103 are connected on the system bus 107, and a plurality of channel units 104 are connected below the input / output processing unit 103. The channel device 104 is the input / output processing device 1
The bus between I / O processor channel devices (hereinafter CH
Bus) 106.
【００１５】次にチャネル装置１０４内のデ−タバッフ
ァ１１５と主記憶装置１０２間のデータ転送について説
明する。上記データ転送はチャネル装置１０４により開
始される。チャネル装置１０４は、内部のデータバッフ
ァ１１５に転送要求が生じると（転送が指示されデータ
バッファ１１５に空き又は有効データが蓄積された状
態）転送が起動される。始めにチャネル装置１０４から
ＣＨバス使用権を要求し使用権を獲得したならＣＨバス
１０６に転送要求を出力し、入出力処理装置１０３内の
チャネル装置対応データバッファ１１２との間で転送を
行い、以降これを繰り返す。入出力処理装置１０３内の
データバッファ１１２と主記憶装置１０２間の転送は、
入出力処理装置１０３のデータバッファ１１２に主記憶
装置１０２との転送の単位分のデータが蓄積されると開
始される。転送は入出力処理装置１０３からシステムバ
ス１０７に転送要求が出力され転送が行われる。入出力
処理装置１０３と主記憶装置１０２間のデータ転送は、
入出力処理装置１０３内の主記憶間転送制御部１１０に
より制御され実行される。Next, data transfer between the data buffer 115 in the channel device 104 and the main memory device 102 will be described. The data transfer is initiated by the channel device 104. In the channel device 104, when a transfer request is generated in the internal data buffer 115 (in a state where transfer is instructed and empty or valid data is stored in the data buffer 115), transfer is activated. First, when requesting the CH bus usage right from the channel device 104 and acquiring the usage right, a transfer request is output to the CH bus 106, and transfer is performed with the channel device corresponding data buffer 112 in the input / output processing device 103. This is repeated thereafter. Transfer between the data buffer 112 in the input / output processing device 103 and the main storage device 102
It starts when data for a unit of transfer with the main storage device 102 is accumulated in the data buffer 112 of the input / output processing device 103. For the transfer, a transfer request is output from the input / output processing device 103 to the system bus 107, and the transfer is performed. Data transfer between the input / output processing device 103 and the main storage device 102
It is controlled and executed by the main-memory transfer control unit 110 in the input / output processing device 103.
【００１６】次に、本発明によるチャネル装置１０４と
入出力処理装置１０３間のデータ転送について詳しく説
明する。チャネル装置１０４と入出力処理装置１０３間
の転送は、チャネル装置１０４内の入出力処理装置間転
送制御部１１３と入出力処理装置１０３内のチャネル装
置間転送制御部１１１とにより行われる。Next, data transfer between the channel device 104 and the input / output processing device 103 according to the present invention will be described in detail. The transfer between the channel device 104 and the input / output processing device 103 is performed by the input / output processing device transfer control unit 113 in the channel device 104 and the inter-channel device transfer control unit 111 in the input / output processing device 103.
【００１７】図２はチャネル装置１０４及び入出力処理
装置１０３間の転送のタイミングを示す図である。図２
を用いて説明する。チャネル装置１０４は転送の要求が
生じるとＣＨバス１０６の使用権を得るため、ＣＨバス
使用要求を出力する。図中のＲ０フェーズではチャネル
装置１０４間の調停を行い、優先度の判定が行われ、Ｒ
１フェーズでＣＨバス１０６の使用を許可されたチャネ
ル装置１０４に対して使用許可が通知される。Ｒ１フェ
ーズで使用許可を受け取ったチャネル装置１０４は次の
Ｔ０フェーズで転送要求と共に必要なデータをＣＨバス
１０６に出力する。FIG. 2 is a diagram showing a transfer timing between the channel device 104 and the input / output processing device 103. Figure 2
Will be explained. When the transfer request occurs, the channel device 104 acquires the right to use the CH bus 106, and therefore outputs the CH bus use request. In the R0 phase in the figure, arbitration between the channel devices 104 is performed, priority is determined, and R
The channel device 104, which is permitted to use the CH bus 106 in one phase, is notified of the use permission. The channel device 104, which has received the use permission in the R1 phase, outputs the necessary data to the CH bus 106 together with the transfer request in the next T0 phase.
【００１８】入出力処理装置１０３は、ＣＨバス１０６
上の転送要求を受け、次のＴ１フェーズで転送要求のあ
ったチャネル装置対応のデータバッファ１１２の状態か
ら転送の可否を判定し、転送可能であれば（即ち、主記
憶装置１０２への書き込みノ場合、データバッファ１１
２に空きがあれば、主記憶装置１０２からの読み出しの
場合、データバッファ１１２にデータが存在すれば）、
チャネル装置１０４とデータバッファ１１２との間で転
送を行い、転送が不可であれば（即ち、主記憶装置１０
２への書き込み時にはデータバッファ１１２が一杯であ
れば、主記憶装置１０２からの読み出し時にはデータバ
ッファ１１２が空であれば）、チャネル装置１０４とデ
ータバッファ１１２との間で転送を行わない。The input / output processor 103 is a CH bus 106.
In response to the above transfer request, in the next T1 phase, it is determined whether or not the transfer is possible from the state of the data buffer 112 corresponding to the channel device for which the transfer request is made. If the data buffer 11
2 if there is a vacancy, if there is data in the data buffer 112 when reading from the main storage device 102),
Transfer is performed between the channel device 104 and the data buffer 112, and if the transfer is impossible (that is, the main storage device 10).
No data is transferred between the channel device 104 and the data buffer 112 if the data buffer 112 is full at the time of writing to the data 2 and is empty at the time of reading from the main storage device 102.
【００１９】Ｔ２フェーズではＴ１フェーズの結果によ
り転送の可否と必要なデータを入出力処理装置１０３か
らチャネル装置１０４に転送要求に対する応答として出
力する。Ｔ３フェーズでは入出力処理装置１０３からの
応答をチャネル装置１０４が受け、チャネル装置１０４
内のデータバッファ１１５の管理ポインタ等の更新を行
う。チャネル装置１０４は転送が成功した場合には、Ｔ
３フェーズでポインタ等の更新を行い、次のサイクルか
ら新たな転送を開始することができる。転送が不成功時
にはＴ３フェーズでのポインタ等の更新を抑止する。ポ
インタ等の更新を抑止する事により転送要求前と同じ状
態にチャネル装置１０４を保ったことによりチャネル装
置１０４は再度同じ転送を行うことができる。In the T2 phase, the availability of transfer and the necessary data are output from the input / output processing unit 103 to the channel unit 104 as a response to the transfer request according to the result of the T1 phase. In the T3 phase, the channel device 104 receives the response from the input / output processing device 103, and the channel device 104 receives the response.
The management pointer and the like of the data buffer 115 therein are updated. If the transfer is successful, the channel device 104 sends T
The pointer and the like are updated in three phases, and new transfer can be started from the next cycle. When the transfer is unsuccessful, the updating of the pointer and the like in the T3 phase is suppressed. By keeping the channel device 104 in the same state as before the transfer request by suppressing the update of the pointer and the like, the channel device 104 can perform the same transfer again.
【００２０】上述したようにチャネル装置１０４からの
転送はＲ１フェーズ以降Ｔ０〜Ｔ３まで一定長であるの
で毎サイクル別のチャネル装置１０４からの転送を行う
ことができ、しかも入出力処理装置１０３内のデータバ
ッファ１１２がビジー状態でもＣＨバス１０６のサイク
ルを１サイクルのみ無駄にするだけであるので、ビジー
状態が解除されるまでＣＨバス１０６を停止する従来の
方式より転送性能は改善される。As described above, since the transfer from the channel device 104 has a constant length from the R1 phase to T0 to T3, the transfer from the channel device 104 for each cycle can be performed, and moreover, in the input / output processing device 103. Even when the data buffer 112 is busy, only one cycle of the CH bus 106 is wasted, so that the transfer performance is improved as compared with the conventional method in which the CH bus 106 is stopped until the busy state is released.
【００２１】又上述した転送方式により転送性能は改善
されるが、チャネル装置１０４からの転送が不成功時再
度同じ転送を行うが、すぐに再転送を行うと再び不成功
となる確率が高く、ＣＨバス１０６に無駄なサイクルを
生じさせることになる。これは上位側の転送はＣＨバス
１０６に比べて転送能力的には通常大きいが、一度の転
送単位が大きく又入出力処理装置１０３とシステムバス
１０７が非同期である場合なども多く、入出力処理装置
１０３から主記憶装置１０２への１つの転送にかかる時
間がチャネル装置１０４から入出力処理装置１０３内の
データバッファ１１２への１つの転送にかかる時間に比
べて大きいためである。Although the transfer performance is improved by the above-described transfer method, the same transfer is performed again when the transfer from the channel device 104 is unsuccessful. However, if the transfer is performed again immediately, there is a high probability that the transfer will be unsuccessful again. This will cause useless cycles on the CH bus 106. This is because the transfer on the high-order side is usually larger in transfer capacity than the CH bus 106, but the transfer unit at one time is large and the input / output processing device 103 and the system bus 107 are often asynchronous. This is because the time required for one transfer from the device 103 to the main storage device 102 is longer than the time required for one transfer from the channel device 104 to the data buffer 112 in the input / output processing device 103.
【００２２】図３は入出力処理装置転送制御部１１３内
のタイミング制御回路のブロック図である。図３は請求
項２で示す一実施例の概略図である。図中、３０１はチ
ャネル装置内バッファ管理用ポインタ類であり、３０２
はＣＨバス使用要求を示すＣＨバス使用要求Ｆ／Ｆであ
る。３１０〜３１３は転送タイミングＴ０〜Ｔ３の各フ
ェーズを示すＦ／Ｆで、各Ｆ／Ｆの出力により各フェー
ズ毎の制御を行う。３０３は入出力処理装置１０３から
の応答を受ける応答受信Ｆ／Ｆである。転送の不成功は
Ｔ３フェーズに入出力処理装置１０３からの応答結果に
より判定される。即ち、Ｔ３フェーズを示すＦ／Ｆ３１
３と入出力処理装置１０３からの応答を受ける応答受信
Ｆ／Ｆ３０３の出力とから転送不成功検出回路３４０に
より検出される。FIG. 3 is a block diagram of a timing control circuit in the input / output processing device transfer control unit 113. FIG. 3 is a schematic view of an embodiment shown in claim 2. In the figure, 301 is a pointer for buffer management in the channel device, and 302
Is a CH bus use request F / F indicating a CH bus use request. Reference numerals 310 to 313 are F / Fs indicating the respective phases of the transfer timings T0 to T3, and the control of each phase is performed by the output of the respective F / Fs. A response reception F / F 303 receives a response from the input / output processing device 103. The unsuccessful transfer is determined by the response result from the input / output processing device 103 in the T3 phase. That is, the F / F31 indicating the T3 phase
3 and the output of the response reception F / F 303 which receives the response from the input / output processing device 103, which is detected by the transfer failure detection circuit 340.
【００２３】転送の不成功の検出によりタイマ回路３０
４が起動され、ＣＨバス使用要求抑止信号３−Ｄが一定
時間“１”となり、次の転送が一定時間待たされ、転送
間隔があけられる。従って、転送不成功時に次の転送と
の間隔が通常時より空くことになり、転送不成功の確率
が高い転送を回避できる。The timer circuit 30 detects the unsuccessful transfer.
4 is activated, the CH bus use request suppression signal 3-D becomes "1" for a certain period of time, the next transfer is made to wait for a certain period of time, and the transfer interval is opened. Therefore, when the transfer is unsuccessful, the interval between the transfer and the next transfer becomes longer than that in the normal time, and it is possible to avoid the transfer having a high probability of the transfer failure.
【００２４】これまで述べてきた転送方式での１チャネ
ル装置当たりの転送性能は、入出力処理装置１０３から
の応答後に次の転送を開始するため、入出力処理装置１
０３からの応答により制限される。請求項３はかかる課
題を解決する発明である。With regard to the transfer performance per channel device in the transfer method described so far, the next transfer is started after the response from the input / output processing device 103.
Limited by the response from 03. Claim 3 is an invention for solving such a problem.
【００２５】図３に示す入出力処理装置間転送制御部１
１３内のタイミング制御回路の概略ブロック図を用いて
説明する。通常転送は転送要求検出回路３３０により検
出され、ＣＨバス使用要求３０２がセットされ、ＣＨバ
ス１０６の使用権を得て、開始され、以降Ｔ０〜Ｔ３フ
ェーズと進み、Ｔ３フェーズでポインタ等が更新され次
の転送が開始される。転送開始後もすぐにはポインタ等
は更新されないため、転送要求は検出され続けるので、
ＣＨバス使用要求セット抑止信号３−ＧによりＲ１〜Ｔ
２フェーズでのＣＨバス使用要求のセットを抑止してい
る。Transfer control unit 1 between input / output processing units shown in FIG.
This will be described with reference to the schematic block diagram of the timing control circuit in 13. The normal transfer is detected by the transfer request detection circuit 330, the CH bus usage request 302 is set, the usage right of the CH bus 106 is acquired, and the transfer is started. Thereafter, the phase advances from T0 to T3 phase, and the pointer and the like are updated in the T3 phase. The next transfer is started. Since the pointer etc. are not updated immediately after the transfer is started, the transfer request continues to be detected.
CH bus use request set inhibit signal 3-G for R1 to T
The CH bus usage request set in the two phases is suppressed.
【００２６】次に転送の成功が予測される場合について
説明する。転送成功予測は、転送成功予測回路３４１に
より検出され、転送フェーズ毎に、Ｆ／Ｆ３２０〜３２
３に持ち回られる。ポインタ等の更新は転送成功予測時
にはＴ０フェーズで行われ（３３５の出力）、通常はＴ
３フェーズで行われる（３３６の出力）。ＣＨバス使用
要求セット抑止信号３−ＧはＲ１〜Ｔ２フェーズの論理
和であるが、Ｔ１とＴ２フェーズでは転送成功予測Ｆ／
Ｆ３２２，３２３の出力により抑えられる為、転送成功
予測時にはＲ１〜Ｔ０フェーズでのみＣＨバス使用要求
セット抑止信号３−Ｇが“１”となり、ＣＨバス使用要
求セットが抑止される。Next, the case where the success of transfer is predicted will be described. The transfer success prediction is detected by the transfer success prediction circuit 341, and F / Fs 320 to 32 are performed for each transfer phase.
Be carried around to 3. The pointer and the like are updated in the T0 phase when the transfer is predicted to be successful (output of 335), and normally T
It is performed in three phases (output of 336). The CH bus use request set inhibition signal 3-G is the logical sum of the R1 to T2 phases, but the transfer success prediction F / in the T1 and T2 phases.
Since it is suppressed by the outputs of F322 and 323, the CH bus use request set inhibit signal 3-G becomes "1" only in the R1 to T0 phases when the transfer success is predicted, and the CH bus use request set is inhibited.
【００２７】従ってＴ２フェーズで次のＣＨバス使用要
求がセット可能となり、転送のサイクルの高速化がで
き、１チャネル装置当たりの転送性能が向上する。転送
の予測は、入出力処理装置１０３と主記憶装置１０４と
の間の転送の単位がチャネル装置１０４と入出力処理装
置１０３との間の転送の単位より大きい場合には容易に
可能である。主記憶装置１０２との転送は転送単位アド
レス境界で行われることからチャネル装置１０４内に主
記憶装置１０２との転送アドレスをポインタ等の一つと
して持ち、主記憶装置１０２との転送境界アドレスを検
出する事により入出力処理装置１０３内のデータバッフ
ァ状態は容易に予測可能である。Therefore, the next CH bus use request can be set in the T2 phase, the transfer cycle can be speeded up, and the transfer performance per channel device is improved. The transfer can be predicted easily when the unit of transfer between the input / output processing device 103 and the main storage device 104 is larger than the unit of transfer between the channel device 104 and the input / output processing device 103. Since the transfer with the main memory 102 is performed at the transfer unit address boundary, the transfer address with the main memory 102 is held in the channel device 104 as one of the pointers and the transfer boundary address with the main memory 102 is detected. By doing so, the state of the data buffer in the input / output processing device 103 can be easily predicted.
【００２８】[0028]
【発明の効果】以上説明したように本発明は、チャネル
装置からの転送要求時、入出力処理装置内のデータバッ
ファの状態による応答をチャネル装置に返し応答結果に
よりチャネル装置が再度同一の転送を行うことによりデ
ータバッファがビジーの時にも入出力処理装置チャネル
装置間のデータ転送バスを停止することなく転送を継続
することが可能となる。又一度転送がバッファのビジー
状態により不成功に終わった場合に次の転送要求までの
間隔を通常時より長くすることによりバッファのビジー
による転送の不成功が発生する頻度を低減することがで
きる。又入出力処理装置内のデータバッファのアクセス
位置を考慮してチャネル装置からの転送要求を連続で可
能としチャネル装置当たりのデータ転送能力を高めるこ
とが可能となる。As described above, according to the present invention, when a transfer request is issued from the channel device, a response is returned to the channel device according to the state of the data buffer in the input / output processing device, and the channel device performs the same transfer again according to the response result. By doing so, even when the data buffer is busy, the transfer can be continued without stopping the data transfer bus between the input / output processing device channel devices. Further, when the transfer is once unsuccessful due to the busy state of the buffer, the interval until the next transfer request is made longer than usual, so that the frequency of the unsuccessful transfer due to the buffer busy can be reduced. Further, it becomes possible to continuously make transfer requests from the channel devices in consideration of the access position of the data buffer in the input / output processing device, and to improve the data transfer capability per channel device.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】チャネル装置入出力処理装置間転送タイミング
を示す図である。FIG. 2 is a diagram showing transfer timing between channel device input / output processing devices.
【図３】入出力処理装置間転送制御部内のタイミング制
御回路のブロック図である。FIG. 3 is a block diagram of a timing control circuit in a transfer control unit between input / output processing devices.
１０１ 演算処理装置 １０２ 主記憶装置 １０３ 入出力処理装置 １０４ チャネル装置 １０５ 周辺制御装置 １０６ 入出力処理装置チャネル装置間バス １０７ システムバス １１０ 主記憶間転送制御部 １１１ チャネル装置間転送制御部 １１２ チャネル装置対応データバッファ １１３ 入出力処理装置間転送制御部 １１４ 周辺制御装置間転送制御部 １１５ データバッファ ３０１ チャネル装置内バッファ管理用ポインタ類 ３０２ チャネルバス使用要求Ｆ／Ｆ ３１０ Ｔ０フェーズを示すＦ／Ｆ ３１１ Ｔ１フェーズを示すＦ／Ｆ ３１２ Ｔ２フェーズを示すＦ／Ｆ ３１３ Ｔ３フェーズを示すＦ／Ｆ ３０３ 応答受信Ｆ／Ｆ ３３０ 転送要求検出回路 ３４１ 転送成功予測回路 ３３４，３３７ 論理和回路 ３３２，３３３，３３５，３３６，３３８，３３９
論理積回路 ３４０ 転送不成功検出回路 ３０４ タイマ回路 ３２０ Ｔ０フェーズ転送成功予測Ｆ／Ｆ ３２１ Ｔ１フェーズ転送成功予測Ｆ／Ｆ ３２２ Ｔ２フェーズ転送成功予測Ｆ／Ｆ ３２３ Ｔ３フェーズ転送成功予測Ｆ／Ｆ ３−Ａ チャネルバス使用要求信号 ３−Ｂ チャネルバス使用許可信号 ３−Ｃ 入出力処理装置からの応答信号 ３−Ｄ ＣＨバス使用要求抑止信号 ３−Ｅ 転送成功予測信号 ３−Ｆ ポインタ等更新信号 ３−Ｇ ＣＨバス使用要求セット抑止信号101 arithmetic processing device 102 main storage device 103 input / output processing device 104 channel device 105 peripheral control device 106 input / output processing device channel device bus 107 system bus 110 main memory transfer control unit 111 channel device transfer control unit 112 channel device support Data buffer 113 Input / output processing device transfer control unit 114 Peripheral control device transfer control unit 115 Data buffer 301 Channel device buffer management pointers 302 Channel bus use request F / F 310 T0 phase indicating F / F 311 T1 phase F / F 312 T2 phase is shown F / F 313 T3 phase is shown F / F 303 Response reception F / F 330 Transfer request detection circuit 341 Transfer success prediction circuit 334,337 Logical sum circuit 332, 333, 335, 336 , 3 38,339
AND circuit 340 Transfer failure detection circuit 304 Timer circuit 320 T0 phase transfer success prediction F / F 321 T1 phase transfer success prediction F / F 322 T2 phase transfer success prediction F / F 323 T3 phase transfer success prediction F / F 3- A channel bus use request signal 3-B channel bus use enable signal 3-C Response signal from I / O processor 3-D CH bus use request inhibit signal 3-E Transfer success prediction signal 3-F Pointer update signal 3- G CH bus use request set suppression signal
Claims (3)
配下の複数のチャネル装置が、入出力処理装置配下のバ
スを用いて主記憶装置とのデータ転送を行い、入出力処
理装置内に主記憶装置とのデータ転送を行うためのデー
タバッファをチャネル装置対応に持ち、チャネル装置は
前記データバッファとの間でデータ転送を行い、前記デ
ータバッファと主記憶装置とのデータの転送を行うこと
によりチャネル装置と主記憶装置との間のデータ転送を
行うデータ転送方式であって、 各チャネル装置から入出力処理装置へのデータ転送動作
は、一定長とし、データ転送バスを毎サイクルデータ転
送可能とし、 前記入出力処理装置は、チャネル装置からの転送要求に
対し前記チャネル装置対応のデータバッファの状態が転
送可能状態であれば転送を行い、転送不可状態であれば
転送を行わず転送要求への応答として転送不可を通知
し、該データ転送を要求したチャネル装置は、転送が不
可の応答を受け取った時には再度同じ転送要求を行うこ
とを特徴とするデータ転送方式。1. A plurality of channel devices under the input / output processing device connected to the main storage device perform data transfer with the main storage device by using a bus under the input / output processing device, A data buffer for performing data transfer with the main memory device is provided for the channel device, and the channel device performs data transfer with the data buffer and transfers data between the data buffer and the main memory device. Is a data transfer method that transfers data between the channel device and the main memory device, and the data transfer operation from each channel device to the input / output processing device is fixed length, and the data transfer bus can transfer data every cycle. In response to a transfer request from the channel device, the input / output processing device performs the transfer if the state of the data buffer corresponding to the channel device is the transferable state. If the transfer is disabled, the transfer is not performed as a response to the transfer request, and the channel device requesting the data transfer requests the same transfer request again when it receives the response that the transfer is disabled. Characteristic data transfer method.
いて、チャネル装置からのデータ転送要求時チャネル対
応のデータバッファが、一杯又は空の状態で転送不成功
時、チャネル装置は次の転送要求を通常時より間隔を空
けてから再転送要求することを特徴とするデータ転送方
式。2. The data transfer method according to claim 1, wherein when a data transfer request from a channel device is unsuccessful when the data buffer corresponding to the channel is full or empty, the channel device requests the next transfer. A data transfer method characterized in that a request for re-transfer is made after a certain interval from the normal time.
いて、前記入出力処理装置内のチャネル装置対応のデー
タバッファと主記憶との間のデータ転送の単位が、チャ
ネル装置対応のデータバッファとチャネル装置間のデー
タ転送の単位のＮ倍（Ｎは３以上の整数）である装置で
あって、チャネル装置から前記データバッファへの転送
要求時にデータバッファとチャネル装置間のデータ転送
の可否を予測し、次の転送要求を転送要求に対する応答
が返る前に要求可能とすることを特徴とするデータ転送
方式。3. The data transfer method according to claim 1, wherein a unit of data transfer between a data buffer corresponding to a channel device in the input / output processing device and a main memory is a data buffer corresponding to a channel device and a channel. A device that is N times the unit of data transfer between devices (N is an integer of 3 or more), and predicts the availability of data transfer between the data buffer and the channel device at the time of a transfer request from the channel device to the data buffer. , A data transfer method characterized in that a next transfer request can be requested before a response to the transfer request is returned.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9540192A JP2798107B2 (en) | 1992-04-15 | 1992-04-15 | Data transfer method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9540192A JP2798107B2 (en) | 1992-04-15 | 1992-04-15 | Data transfer method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05289974A true JPH05289974A (en) | 1993-11-05 |
| JP2798107B2 JP2798107B2 (en) | 1998-09-17 |
Family
ID=14136646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9540192A Expired - Lifetime JP2798107B2 (en) | 1992-04-15 | 1992-04-15 | Data transfer method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798107B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506250A (en) * | 1998-03-04 | 2002-02-26 | インテル・コーポレーション | Trigger points for optimizing bus-to-bus bridge performance |
-
1992
- 1992-04-15 JP JP9540192A patent/JP2798107B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506250A (en) * | 1998-03-04 | 2002-02-26 | インテル・コーポレーション | Trigger points for optimizing bus-to-bus bridge performance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798107B2 (en) | 1998-09-17 |
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