JPH052893A - Output buffer circuit - Google Patents
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- JPH052893A JPH052893A JP3151912A JP15191291A JPH052893A JP H052893 A JPH052893 A JP H052893A JP 3151912 A JP3151912 A JP 3151912A JP 15191291 A JP15191291 A JP 15191291A JP H052893 A JPH052893 A JP H052893A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デジタル信号の出力バ
ッファ回路に関する。近年、半導体メモリでは、複数の
データを同時出力する多ビット構成品が要求されてきて
いる。そして、そのような多ビット出力構成とした場合
には、データ出力時における出力バッファ動作による電
源ノイズの低減が重要となっている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit for digital signals. In recent years, in semiconductor memories, multi-bit components that simultaneously output a plurality of data have been demanded. When such a multi-bit output configuration is adopted, it is important to reduce power supply noise due to the output buffer operation during data output.
【０００２】[0002]
【従来の技術】図８に半導体メモリに構成される従来の
出力バッファ回路を示す。同図（ａ）に示すように出力
バッファ回路は、電源電圧ＶDDとアースとの間に、入力
信号の立上りおよび立下りに対応して互いに相補的にオ
ン・オフ動作をする一対の出力トランジスタＴ81、Ｔ82
を構成し、その出力トランジスタＴ81、Ｔ82の各制御電
極のそれぞれにインバータＩ81、Ｉ82の出力端子が接続
されて構成され、インバータＩ81、Ｉ82は、図８（ｂ）
に示すように、プルアップトランジスタＴ83およびプル
ダウントランジスタＴ84からなるＣＭＯＳ形インバータ
が構成されていた。半導体メモリにおいて出力を多ビッ
トに構成する場合には、この出力バッファ回路を出力ビ
ット数に対応して構成するようになされていた。2. Description of the Related Art FIG. 8 shows a conventional output buffer circuit configured in a semiconductor memory. As shown in FIG. 3A, the output buffer circuit includes a pair of output transistors, which are complementary to each other and turn on / off between the power supply voltage V DD and the ground in response to rising and falling of the input signal. T 81 , T 82
Configure, is configured by the output terminal of the inverter I 81, I 82 is connected to each of the control electrodes of the output transistors T 81, T 82, inverter I 81, I 82 is, and FIG. 8 (b)
As shown in (3), a CMOS inverter composed of a pull-up transistor T 83 and a pull-down transistor T 84 was constructed. In the case of configuring the output in a semiconductor memory with multiple bits, this output buffer circuit is configured to correspond to the number of output bits.
【０００３】ところが、複数の出力バッファ回路を構成
すると、数ナノ秒の間に全ての回路の出力信号が“Ｈ”
から“Ｌ”またはその逆に変化することにより、瞬間的
にチップ内部への大電流の流れ込みが起こり、それによ
り配線の抵抗やインダクタンスによって電源ノイズが発
生するに至り、そして、その電源ノイズにより信号の基
準電圧レベルが変化してしまうため、誤動作の原因とな
っていた。However, when a plurality of output buffer circuits are formed, the output signals of all the circuits are "H" within a few nanoseconds.
Changes from “L” to “L” or vice versa, a large current instantaneously flows into the chip, which causes power supply noise due to the resistance and inductance of the wiring. Since the reference voltage level of 1 changes, it causes a malfunction.
【０００４】そこでその対策として従来では、図８
（ａ）に示した出力バッファ回路の出力トランジスタＴ
81、Ｔ82のそれぞれのチャネル幅を小さくしたり、前段
のインバータＩ81、Ｉ82に構成されるＰＭＯＳトランジ
スタＴ83のチャネル幅を調整して、出力トランジスタＴ
81、Ｔ82のゲートに入力する信号の立上り時間を長くす
るようにして、出力バッファの動作時の電源ノイズの発
生を押さえるように調整を行っていた。Therefore, as a countermeasure against this, in the past, as shown in FIG.
The output transistor T of the output buffer circuit shown in (a)
The channel width of each of the output transistors T 81 and T 82 is reduced, or the channel width of the PMOS transistor T 83 formed in the inverters I 81 and I 82 in the preceding stage is adjusted.
The rise time of the signal input to the gates of 81 and T 82 is lengthened so as to suppress the generation of power supply noise during the operation of the output buffer.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、出力ト
ランジスタのチャネル幅を小さくすると、出力駆動電流
が小さくなり出力バッファの能力が低下するという課題
があり、また、出力トランジスタのゲート信号の立上り
時間を長くする方法は、その信号の立上り時間がＰＭＯ
Ｓトランジスタの能力に依存することになり、電源や温
度の変動、製造プロセスによる特性のばらつきにより、
電源ノイズの発生を安定的に押さえることが困難になっ
ていた。However, when the channel width of the output transistor is reduced, there is a problem that the output drive current is reduced and the capacity of the output buffer is reduced, and the rise time of the gate signal of the output transistor is lengthened. The method is to increase the rise time of the signal by PMO.
It depends on the capability of the S-transistor, and due to fluctuations in power supply and temperature, and variations in characteristics due to manufacturing processes,
It was difficult to suppress the generation of power supply noise in a stable manner.
【０００６】本発明は、以上の点を鑑み、駆動能力を低
下させずに、かつ電源や温度の変動および製造プロセス
のばらつきに影響されずに、電源ノイズを低減させるこ
とができる出力バッファ回路を提供することを目的とす
る。In view of the above points, the present invention provides an output buffer circuit capable of reducing the power supply noise without lowering the driving capability and being unaffected by fluctuations in the power supply and temperature and variations in the manufacturing process. The purpose is to provide.
【０００７】[0007]
【課題を解決するための手段】図１は、請求項１の本発
明の原理構成図である。同図に示すように請求項１の本
発明は、高圧側電源ＶDDと低圧側電源ＶEEとの間に接続
させて、入力信号の立上りおよび立下りに対応して互い
に相補的にオン・オフ動作する一対の出力トランジスタ
Ｔ1 、Ｔ2 を有する出力バッファ回路において、前記出
力トランジスタＴ1 、Ｔ2 の各制御電極のそれぞれに、
プルアップトランジスタＴ3 、Ｔ5 およびプルダウント
ランジスタＴ4 、Ｔ6 からなるＣＭＯＳインバータの出
力端子が接続され、前記プルアップトランジスタＴ3 、
Ｔ5 と前記高圧側電源ＶDDとの間に、前記プルアップト
ランジスタＴ3 、Ｔ5 の立上り速度の勾配を、前記低圧
側電源電圧ＶEEから所定電圧までの区間において大きく
し、かつ、前記所定電圧から高圧側電源電圧ＶDDまでの
区間において小さくする電流制御手段Ａ、Ｂをそれぞれ
介在させて構成された出力バッファ回路である。FIG. 1 is a block diagram showing the principle of the present invention according to claim 1. As shown in the figure, the present invention according to claim 1 is connected between the high-voltage side power supply V DD and the low-voltage side power supply V EE, and turns on complementarily to each other in response to rising and falling of the input signal. In an output buffer circuit having a pair of output transistors T 1 and T 2 which are turned off, each control electrode of the output transistors T 1 and T 2 is
The output terminal of the CMOS inverter including pull-up transistors T 3 and T 5 and pull-down transistors T 4 and T 6 is connected to the pull-up transistor T 3 ,
The gradient of the rising speed of the pull-up transistors T 3 , T 5 between T 5 and the high-voltage side power supply V DD is increased in the section from the low-voltage side power supply voltage V EE to a predetermined voltage, and It is an output buffer circuit configured by interposing current control means A and B for reducing the voltage in a section from the predetermined voltage to the high-side power supply voltage VDD .
【０００８】請求項２の本発明の出力バッファ回路は、
前記請求項１の発明において、前記電流制御手段Ａ、Ｂ
が、チャネル幅を大きくしたＮＭＯＳトランジスタとチ
ャネル幅を小さくしたＰＭＯＳトランジスタを並列に接
続して構成されたものである。The output buffer circuit of the present invention according to claim 2 is
In the invention of claim 1, the current control means A, B
However, an NMOS transistor having a large channel width and a PMOS transistor having a small channel width are connected in parallel.
【０００９】図５は、請求項３の本発明の原理構成図で
ある。同図に示すように請求項３の本発明は、高圧側電
源ＶDDと低圧側電源ＶEEとの間に接続させて、入力信号
の立上りおよび立下りに対応して互いに相補的にオン・
オフ動作する一対の出力トランジスタＴ11、Ｔ12を有す
る出力バッファ回路において、前記出力トランジスタＴ
11、Ｔ12の各制御電極のそれぞれに、プルアップトラン
ジスタＴ13、Ｔ15およびプルダウントランジスタＴ14、
Ｔ16からなるＣＭＯＳインバータの出力端子が接続さ
れ、前記プルアップトランジスタＴ13、Ｔ15と前記高圧
側電源ＶDDとの間に、前記プルアップトランジスタ
Ｔ13、Ｔ15の立上り速度の勾配を、所定値以下に制限す
る電流制限手段Ｃ、Ｄをそれぞれ介在させて構成された
出力バッファ回路である。FIG. 5 is a block diagram showing the principle of the present invention according to claim 3. As shown in the figure, the present invention according to claim 3 is connected between the high-voltage side power source V DD and the low-voltage side power source V EE, and is turned on complementarily to each other in response to rising and falling of the input signal.
In an output buffer circuit having a pair of output transistors T 11 and T 12 that are turned off, the output transistor T
The pull-up transistors T 13 and T 15 and the pull-down transistor T 14 are connected to the control electrodes 11 and T 12 , respectively.
The output terminal of the CMOS inverter composed of T 16 is connected, and the gradient of the rising speed of the pull-up transistors T 13 and T 15 is connected between the pull-up transistors T 13 and T 15 and the high-voltage side power supply V DD . It is an output buffer circuit configured by interposing current limiting means C and D for limiting the value to a predetermined value or less.
【００１０】請求項４の本発明は、前記請求項３の発明
において、前記電流制限手段Ｃ、Ｄが、カレントミラー
回路である出力バッファ回路である。The present invention of claim 4 is the output buffer circuit according to the invention of claim 3, wherein the current limiting means C and D are current mirror circuits.
【００１１】[0011]
【作用】請求項１の本発明では、ＣＭＯＳインバータへ
の入力電圧が高圧側から低圧側に立ち下がる時に、プル
アップトランジスタＴ3 、Ｔ5 の働きによりＣＭＯＳイ
ンバータの出力電圧は立ち上がるが、このとき、電流制
御手段Ａ、ＢによりプルアップトランジスタＴ3 、Ｔ5
の立上り速度が制御される。すなわち、その立上り速度
の勾配が所定電圧まで大きく、その所定電圧から高圧側
電源電圧ＶDDまでは小さくされる。出力トランジスタＴ
1 、Ｔ2 は、そのＣＭＯＳインバータの出力電圧により
制御される。[Action] In the present invention of claim 1, when the input voltage to the CMOS inverter falls to the low pressure side from the high pressure side, the output voltage of the CMOS inverter by the action of the pull-up transistor T 3, T 5 is rising, this time , Pull-up transistors T 3 , T 5 by current control means A, B
The rising speed of is controlled. That is, the gradient of the rising speed is increased up to the predetermined voltage and is decreased from the predetermined voltage to the high-side power supply voltage V DD . Output transistor T
1 and T 2 are controlled by the output voltage of the CMOS inverter.
【００１２】請求項３の本発明では、ＣＭＯＳインバー
タの出力電圧の立上り速度は、電流制限手段Ｃ、Ｄによ
り制限される。すなわち、入力電圧の立下り速度に比し
てゆるやかな勾配で一定に保つように出力電圧の立上り
速度が制限される。出力トランジスタＴ1 、Ｔ2 は、そ
のＣＭＯＳインバータの出力電圧により制御される。According to the present invention of claim 3, the rising speed of the output voltage of the CMOS inverter is limited by the current limiting means C and D. That is, the rising speed of the output voltage is limited so that the rising speed of the input voltage is kept constant with a gentle slope. The output transistors T 1 and T 2 are controlled by the output voltage of the CMOS inverter.
【００１３】[0013]
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図２に請求項１の発明に係る実施例を、
図６に請求項３の発明に係る実施例を示す。両図に示す
実施例の出力バッファ回路は、半導体メモリに構成され
るもので、高圧側電源ＶDDと低圧側であるアースとの間
に一対のＮＭＯＳトランジスタＴ21、Ｔ22を、入力信号
の立上りおよび立下りに対応して互いに相補的にオン・
オフ動作をするように接続し、その接続点を出力端子Ｖ
out として出力トランジスタ（Ｔ21、Ｔ22）を構成し、
さらにその出力トランジスタＴ21、Ｔ22の各制御電極の
それぞれに、ＣＭＯＳインバータの出力端子が接続され
て構成されている。ＣＭＯＳインバータは、プルアップ
トランジスタとしてのＰＭＯＳトランジスタＴ23、Ｔ25
と、プルダウントランジスタとしてのＮＭＯＳトランジ
スタＴ24、Ｔ26を、高圧側電源ＶDDと低圧側であるアー
スとの間に相補的にオン・オフ動作をするように接続す
るとともに、それぞれのゲートを共通にして入力Ｖinと
し、ドレインを共通にして出力として構成されている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 2 shows an embodiment according to the invention of claim 1,
FIG. 6 shows an embodiment according to the invention of claim 3. The output buffer circuits of the embodiments shown in both figures are configured in a semiconductor memory, and a pair of NMOS transistors T 21 and T 22 are provided between the high voltage side power source V DD and the low voltage side ground for input signal. Turn on complementarily to each other in response to rising and falling
Connect so as to perform off operation, and connect the connection point to the output terminal V
constitute an output transistor (T 21, T 22) as out,
Further, the output terminals of the CMOS inverter are connected to the respective control electrodes of the output transistors T 21 and T 22 . The CMOS inverter has PMOS transistors T 23 and T 25 as pull-up transistors.
And the NMOS transistors T 24 and T 26 as pull-down transistors are connected between the high-voltage side power source V DD and the low-voltage side ground so as to perform complementary on / off operations, and have common gates. The input is V in , and the drain is commonly used as an output.
【００１４】請求項１の発明に係る実施例
まず、図２に示す請求項１の発明に係る実施例を説明す
る。同図に示す出力バッファ回路は、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタＴ23、Ｔ25のソース
と高圧側電源ＶDD間に、チャネル幅が大きく形成された
ＮＭＯＳトランジスタＴ201 、Ｔ203 と、そのＮＭＯＳ
トランジスタＴ201 、Ｔ203 よりもチャネル幅が小さく
形成されているＰＭＯＳトランジスタＴ202 、Ｔ204 を
並列に接続するとともに、それぞれのトランジスタをオ
ン状態にして、電流制御手段Ｌ21、Ｌ22を構成したもの
である。ＮＭＯＳトランジスタＴ201 、Ｔ203 はゲート
にレファレンス電圧ＶRef を加えてオン状態にし、ＰＭ
ＯＳトランジスタＴ202 、Ｔ204 はゲートをアースに接
続することによりオン状態にしている。 Embodiment of the Invention of Claim 1 First, an embodiment of the invention of claim 1 shown in FIG. 2 will be described. The output buffer circuit shown in the figure includes NMOS transistors T 201 and T 203 having a large channel width formed between the sources of the PMOS transistors T 23 and T 25 forming a CMOS inverter and the high-voltage power supply VDD, and the NMOS transistors thereof.
The PMOS transistors T 202 and T 204 each having a channel width smaller than that of the transistors T 201 and T 203 are connected in parallel, and the respective transistors are turned on to form the current control means L 21 and L 22 . It is a thing. The NMOS transistors T 201 and T 203 are turned on by applying the reference voltage V Ref to their gates to turn on PM
The OS transistors T 202 and T 204 are turned on by connecting their gates to ground.
【００１５】図３は、上記構成におけるＣＭＯＳインバ
ータの入力ノードＮ１と、出力トランジスタＴ21のゲー
ト電極のノードＮ２における電圧の波形図である。同図
において、一点鎖線は高圧側の電源電圧ＶDDのレベルを
示し、点線の電圧レベルＭｖは、電流制御手段Ｌ21、Ｌ
22を構成するＮＭＯＳトランジスタＴ201 、Ｔ203 のゲ
ート電圧ＶRef からそのＮＭＯＳトランジスタＴ201 、
Ｔ203 のしきい値電圧Ｖthを引いた電圧値（ＶRef −Ｖ
th）のレベルを示す。同図に示すように、上記構成にお
ける動作は、ＣＭＯＳインバータへ入力される信号が、
論理“Ｈ”の電圧（高圧側電源電圧）から“Ｌ”の電圧
（アース）に変化するとき、出力トランジスタＴ21のゲ
ート電圧は、ＶRef −Ｖthの電圧レベルまでＮＭＯＳト
ランジスタＴ201 のチャネル幅により決まる立上り時間
（ｔ1 ）で立ち上がり、それ以降はＰＭＯＳトランジス
タＴ202 のみにより、そのチャネル幅により決まる立上
り時間（ｔ2 ）で、高圧側電源電圧ＶDDの電圧レベルま
で引き上げられる。このとき、ＰＭＯＳトランジスタＴ
202 はチャネル幅を小さくして電流量を絞り込んである
ために、出力トランジスタＴ21のゲートの電圧変化の勾
配はゆるやかになる。[0015] Figure 3 includes an input node N1 of the CMOS inverter in the above arrangement, a waveform diagram of the voltage at node N2 of the gate electrode of the output transistor T 21. In the figure, the alternate long and short dash line indicates the level of the high-voltage side power supply voltage V DD , and the dotted voltage level Mv is the current control means L 21 , L
From the gate voltage V Ref of the NMOS transistors T 201 and T 203 forming the transistor 22 , the NMOS transistor T 201 ,
A voltage value obtained by subtracting the threshold voltage V th of T 203 (V Ref −V
th ) level. As shown in the figure, in the operation in the above configuration, the signal input to the CMOS inverter is
When changing the voltage of the logic "H" voltage "L" from the (high-voltage side power supply voltage) (earth), the gate voltage of the output transistor T 21, the channel of the NMOS transistor T 201 to the voltage level of V Ref -V th It rises at a rise time (t 1 ) determined by the width, and thereafter, it is pulled up to the voltage level of the high-voltage side power supply voltage V DD by the rise time (t 2 ) determined by the channel width only by the PMOS transistor T 202 . At this time, the PMOS transistor T
In 202, since the channel width is narrowed and the current amount is narrowed down, the slope of the voltage change of the gate of the output transistor T 21 becomes gentle.
【００１６】したがって、信号の切り換わりのときの出
力トランジスタＴ21、Ｔ22に流れる電流の変化はゆるや
かなものとなり、複数の出力バッファ回路を構成して多
ビット出力としたときの大電流の急激な変化が緩和され
るため、配線上のインダクタンスによる電源ノイズが低
減される。特に電源電圧の高い時に電源ノイズの低減の
効果が高くなる。Therefore, the change in the current flowing through the output transistors T 21 and T 22 at the time of switching of the signal becomes gradual, and when a plurality of output buffer circuits are configured to provide a multi-bit output, a large current suddenly changes. Since such changes are alleviated, the power supply noise due to the inductance on the wiring is reduced. In particular, when the power supply voltage is high, the effect of reducing power supply noise is enhanced.
【００１７】なお、レファレンス電圧ＶRef は高圧側電
源電圧ＶDDとしてもよいが、電源の変動によりゲート電
圧が変動することになるため、電源に影響されない定電
圧が好ましく、本実施例では図４（ａ）に示す定電圧発
生回路によりレファレンス電圧ＶRef を作成している。
レファレンス電圧ＶRef の電位は図中４３に示す回路の
多段につながれたダイオード接続のＭＯＳトランジスタ
４３ａのスレッショルド電圧×その段数により決められ
ている。そして、ＶRef −ＶSS間にＭＯＳ容量のつなが
りが形成されてレファレンス電圧ＶRef を安定化させて
いる。図中４１および４２に示す回路は、レファレンス
電圧ＶRef のリーク電流分の電荷を補うために構成した
ものである。図中４１に示すダイオード接続したＭＯＳ
トランジスタの多段接続回路は、キャパシタ４２ｂのゲ
ート電位をレファレンス電圧ＶRe f の電位より低いレベ
ルにプリチャージする働きをする。これは、キャパシタ
４２ｂのゲート電位がレファレンス電圧ＶRef の電位よ
り高くなると、ＭＯＳトランジスタ４２ａがオンになり
レファレンス電圧ＶRef が上がるため、それを阻止する
ためである。The reference voltage V Ref may be the high-side power supply voltage V DD , but since the gate voltage fluctuates due to fluctuations in the power supply, a constant voltage that is not affected by the power supply is preferable. The reference voltage V Ref is created by the constant voltage generating circuit shown in FIG.
The potential of the reference voltage V Ref is determined by the threshold voltage of the diode-connected MOS transistor 43a connected in multiple stages of the circuit shown by 43 in the figure times the number of stages. Then, a MOS capacitance connection is formed between V Ref and V SS to stabilize the reference voltage V Ref . The circuits denoted by reference numerals 41 and 42 in the figure are configured to supplement the charge of the leak current of the reference voltage V Ref . Reference numeral 41 in the figure represents a diode-connected MOS
Multistage connection circuit of the transistor serves to precharge the gate potential of the capacitor 42b to a lower level than the potential of the reference voltage V Re f. This is because when the gate potential of the capacitor 42b becomes higher than the potential of the reference voltage V Ref , the MOS transistor 42a is turned on and the reference voltage V Ref rises, so that it is prevented.
【００１８】図４（ｂ）は、定電圧発生回路の出力特性
を示すものである。同図に示すように、本実施例のレフ
ァレンス電圧ＶRef は、電源電圧ＶDDが一定以上である
ときは常に４．５ＶにＮＭＯＳトランジスタのしきい値
電圧Ｖthをプラスした電圧に保たれるようにされてい
る。FIG. 4B shows the output characteristic of the constant voltage generating circuit. As shown in the figure, the reference voltage V Ref of this embodiment is always kept at 4.5 V plus the threshold voltage V th of the NMOS transistor when the power supply voltage V DD is above a certain level. Is being done.
【００１９】請求項３の発明に係る実施例
次に、図６に示す請求項３の発明に係る実施例を説明す
る。同図に示す出力バッファ回路は、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタＴ23、Ｔ25のソース
と高圧側電源ＶDDとの間に、ＰＭＯＳトランジスタＴ
601 、Ｔ602 と抵抗Ｒ１、ＰＭＯＳトランジスタ
Ｔ603 、Ｔ604 と抵抗Ｒ２よりなるカレントミラー回路
を構成して、電流制限手段Ｌ61、Ｌ62としたものであ
る。すなわち、ＣＭＯＳインバータを構成するＰＭＯＳ
トランジスタＴ23、Ｔ25のソースと高圧側電源ＶDDとの
間にＰＭＯＳトランジスタＴ601 、Ｔ603 を介設すると
ともに、高圧側電源ＶDDとアースの間にもう一方のＰＭ
ＯＳトランジスタＴ602 、Ｔ604 と抵抗Ｒ１、Ｒ２を直
列に接続して、それぞれＰＭＯＳトランジスタのゲート
どうしを接続し、さらにＰＭＯＳトランジスタＴ602 、
Ｔ604 のゲートとドレインをショートさせてカレントミ
ラー回路を構成したものである。ここに構成される抵抗
Ｒ１、Ｒ２は、製造プロセスのばらつきに影響されない
ように形成されたものである。 Embodiment of the Invention of Claim 3 Next, an embodiment of the invention of claim 3 shown in FIG. 6 will be described. The output buffer circuit shown in the figure has a PMOS transistor T 23 between the sources of the PMOS transistors T 23 and T 25 forming a CMOS inverter and the high voltage side power supply V DD.
A current mirror circuit composed of 601 , T 602 and a resistor R1, PMOS transistors T 603 and T 604, and a resistor R2 constitutes a current limiting means L 61 , L 62 . That is, the PMOS that constitutes the CMOS inverter
The PMOS transistors T 601 and T 603 are provided between the sources of the transistors T 23 and T 25 and the high voltage side power supply V DD, and the other PM is connected between the high voltage side power supply V DD and the ground.
The OS transistor T 602, T 604 and the resistor R1, R2 are connected in series, each connecting the gate each other of the PMOS transistor, further PMOS transistor T 602,
A current mirror circuit is configured by short-circuiting the gate and drain of T 604 . The resistors R1 and R2 configured here are formed so as not to be affected by variations in the manufacturing process.
【００２０】図７は、上記構成におけるＣＭＯＳインバ
ータの入力ノードＮ3 と、出力トランジスタＴ21のゲー
ト電極のノードＮ4 における電圧の波形図である。同図
に示すように、上記構成における動作は、カレントミラ
ー回路では抵抗Ｒ１、Ｒ２の値によりＰＭＯＳトランジ
スタＴ601 、Ｔ603 に流れる電流が決められるため、Ｃ
ＭＯＳインバータへ入力される信号が、論理“Ｈ”の電
圧（高圧側電源電圧）から“Ｌ”の電圧（アース）に変
化するとき、出力トランジスタＴ21のゲート電圧は、図
に示すように、入力の立下りの勾配よりもゆるやかな立
上りの勾配にされ、立上り時間は一定に保たれる。この
ゲート電圧の立上りの勾配は、カレントミラー回路の抵
抗Ｒ１、Ｒ２の値で調整することができる。FIG. 7 is a waveform diagram of the voltages at the input node N 3 of the CMOS inverter and the node N 4 of the gate electrode of the output transistor T 21 in the above structure. As shown in the figure, in the operation in the above configuration, in the current mirror circuit, the currents flowing through the PMOS transistors T 601 and T 603 are determined by the values of the resistors R1 and R2.
When the signal input to the MOS inverter is changed to the voltage of the logic "H" voltage "L" from the (high-voltage side power supply voltage) (earth), the gate voltage of the output transistor T 21, as shown in FIG, The slope of the rising edge is made gentler than the slope of the falling edge of the input, and the rising time is kept constant. The rising slope of the gate voltage can be adjusted by the values of the resistors R1 and R2 of the current mirror circuit.
【００２１】したがって、信号の切り換わりのときの出
力トランジスタＴ21、Ｔ22の電流変化はゆるやかなもの
となり、複数の出力バッファ回路を構成して多ビット出
力としたときの大電流の急激な変化が緩和されるため、
配線上のインダクタンスによる電源ノイズが低減され
る。そして、定電流回路であるカレントミラー回路によ
り出力トランジスタＴ21、Ｔ22のゲート電圧の立上り時
間が決まるため、その立上り時間が製造プロセスに依存
しないものとなり、電源ノイズを製造プロセスに影響さ
れないで低減させることができる。Therefore, the current change of the output transistors T 21 and T 22 at the time of switching of the signal becomes gradual, and when a plurality of output buffer circuits are formed to make a multi-bit output, a large change of the large current is made. Is alleviated,
Power supply noise due to the inductance on the wiring is reduced. Since the rise time of the gate voltage of the output by the current mirror circuit transistors T 21, T 22 is a constant current circuit is determined, it is assumed that the rise time does not depend on the manufacturing process, without being affected power supply noise in the manufacturing process reduces Can be made.
【００２２】なお、以上の実施例では、半導体メモリに
構成される出力バッファ回路についてのものであるた
め、トランジスタとしてＮＭＯＳ、ＰＭＯＳのユニポー
ラトランジスタを用いた例について述べたが、論理素子
においてバイポーラトランジスタを用いた構成としても
同様の効果が得られる。この場合には、ＮＭＯＳトラン
ジスタをＰＮＰトランジスタに、ＰＭＯＳトランジスタ
をＮＰＮトランジスタに置き換えれば良い。Since the above embodiments relate to the output buffer circuit configured in the semiconductor memory, an example using NMOS and PMOS unipolar transistors as transistors has been described. However, a bipolar transistor is used in the logic element. Similar effects can be obtained with the configuration used. In this case, the NMOS transistor may be replaced with a PNP transistor and the PMOS transistor may be replaced with an NPN transistor.
【００２３】[0023]
【発明の効果】以上説明したように、請求項１の本発明
の出力バッファ回路では、出力トランジスタの制御電極
への入力電圧が、電流制御手段により所定の電圧までは
早くそれ以後は遅く立ち上がるように制御され、出力ト
ランジスタの電流の変化が緩和されるため、出力バッフ
ァ回路の動作時の電源ノイズは低減される。特に、所定
の電圧以上でゆるやかに立ち上がるため、電源電圧の変
動による電源ノイズの低減に大きな効果を発揮する。As described above, in the output buffer circuit according to the first aspect of the present invention, the input voltage to the control electrode of the output transistor rises earlier to a predetermined voltage by the current control means and rises later thereafter. Is controlled to reduce the change in the current of the output transistor, the power supply noise during the operation of the output buffer circuit is reduced. In particular, since the voltage rises gently above a predetermined voltage, it is very effective in reducing power supply noise due to fluctuations in the power supply voltage.
【００２４】請求項３の本発明の出力バッファ回路で
は、出力トランジスタの制御電極への入力電圧が、電流
制限手段によりゆるやかな勾配で一定に保たれて立ち上
がるように電流が制限され、出力トランジスタの電流変
化が緩和されるため、やはり出力バッファ回路の動作時
の電源ノイズは低減される。特に、電流制限手段をカレ
ントミラー回路のような定電流回路により構成すれば、
電源や温度の変動および製造プロセスのばらつきに影響
されないため、出力バッファ回路の動作時の電源ノイズ
の低減に大きな効果を発揮する。According to another aspect of the output buffer circuit of the present invention, the input voltage to the control electrode of the output transistor is current-limited by the current limiting means so that it rises while being kept constant with a gentle slope, and the output voltage of the output transistor is reduced. Since the change in current is alleviated, the power supply noise during the operation of the output buffer circuit is also reduced. In particular, if the current limiting means is composed of a constant current circuit such as a current mirror circuit,
Since it is not affected by fluctuations in the power supply and temperature and variations in the manufacturing process, it is very effective in reducing power supply noise during operation of the output buffer circuit.
【図１】請求項１の本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention of claim 1;
【図２】請求項１の発明に係る実施例の出力バッファ回
路である。FIG. 2 is an output buffer circuit of an embodiment according to the invention of claim 1;
【図３】図２に示す出力バッファ回路の電圧波形図であ
る。FIG. 3 is a voltage waveform diagram of the output buffer circuit shown in FIG.
【図４】図２に示す出力バッファ回路のＶRef 発生回路
と出力特性図である。FIG. 4 is a V Ref generation circuit and output characteristic diagram of the output buffer circuit shown in FIG.
【図５】請求項３の本発明の原理構成図である。FIG. 5 is a principle configuration diagram of the present invention of claim 3;
【図６】請求項３の発明に係る実施例の出力バッファ回
路である。FIG. 6 is an output buffer circuit of an embodiment according to the invention of claim 3;
【図７】図６に示す出力バッファ回路の電圧波形図であ
る。7 is a voltage waveform diagram of the output buffer circuit shown in FIG.
【図８】従来の出力バッファの回路図である。FIG. 8 is a circuit diagram of a conventional output buffer.
Ｔ1 〜Ｔ6 、Ｔ11〜Ｔ16…トランジスタ
Ａ、Ｂ…電流制御手段
Ｃ、Ｄ…電流制限手段
Ｔ21、Ｔ22、Ｔ81、Ｔ82…出力トランジスタ（ＮＭＯＳ
トランジスタ）
Ｔ24、Ｔ26、Ｔ201 、Ｔ203 、Ｔ84…ＮＭＯＳトランジ
スタ
Ｔ23、Ｔ25、Ｔ202 、Ｔ204 、Ｔ601 、Ｔ602 、
Ｔ603 、Ｔ604、Ｔ83…ＰＭ
ＯＳトランジスタ
Ｌ61、Ｌ62…カレントミラー回路（電流制限手段）
Ｒ１、Ｒ２…抵抗 T 1 ~T 6, T 11 ~T 16 ... transistor A, B ... current control means C, D ... current limiting means T 21, T 22, T 81 , T 82 ... output transistor (NMOS
Transistors) T 24 , T 26 , T 201 , T 203 , T 84 ... NMOS transistors T 23 , T 25 , T 202 , T 204 , T 601 , T 602 ,
T 603 , T 604 , T 83 ... PMOS transistors L 61 , L 62 ... Current mirror circuit (current limiting means) R1, R2 ... Resistors
Claims (4)
（ＶEE）との間に接続させて、入力信号の立上りおよび
立下りに対応して互いに相補的にオン・オフ動作をする
一対の出力トランジスタ（Ｔ1 、Ｔ2 ）を有する出力バ
ッファ回路において、前記出力トランジスタ（Ｔ1 、Ｔ
2 ）の各制御電極のそれぞれに、プルアップトランジス
タ（Ｔ3 、Ｔ5 ）およびプルダウントランジスタ
（Ｔ4 、Ｔ6 ）からなるＣＭＯＳインバータの出力端子
が接続され、前記プルアップトランジスタ（Ｔ3 、
Ｔ5 ）と前記高圧側電源（ＶDD）との間に、前記プルア
ップトランジスタ（Ｔ3 、Ｔ5 ）の立上り速度の勾配
を、前記低圧側電源電圧（ＶEE）から所定電圧（ＶM ）
までの区間（ｔ1 ）において大きくし、かつ、前記所定
電圧（ＶM ）から高圧側電源電圧（ＶDD）までの区間
（ｔ2 ）において小さくする電流制御手段（Ａ、Ｂ）を
それぞれ介在させたことを特徴とする出力バッファ回
路。1. A pair that is connected between a high-voltage side power supply (V DD ) and a low-voltage side power supply (V EE ) and performs on / off operations complementarily to each other in response to rising and falling of an input signal. in the output buffer circuit having an output transistor (T 1, T 2), said output transistor (T 1, T
2 ) each of the control electrodes is connected to an output terminal of a CMOS inverter composed of pull-up transistors (T 3 , T 5 ) and pull-down transistors (T 4 , T 6 ), and the pull-up transistors (T 3 ,
T 5) and between the high-voltage power source (V DD), the pull-up transistor (T 3, T 5 the slope of the rise rate of), the low-voltage power source voltage (V EE) from a predetermined voltage (V M )
Increase in previous sections (t 1), and said predetermined voltage (V M) current control means for reducing the high-voltage power source voltage (V DD) to the section (t 2) from (A, B) respectively interposed An output buffer circuit characterized in that
ル幅を大きくしたＮＭＯＳトランジスタとチャネル幅を
小さくしたＰＭＯＳトランジスタを並列に接続した回路
であることを特徴とする請求項１記載の出力バッファ回
路。2. The output according to claim 1, wherein the current control means (A, B) is a circuit in which an NMOS transistor having a large channel width and a PMOS transistor having a small channel width are connected in parallel. Buffer circuit.
（ＶEE）との間に接続させて、入力信号の立上りおよび
立下りに対応して互いに相補的にオン・オフ動作をする
一対の出力トランジスタ（Ｔ11、Ｔ12）を有する出力バ
ッファ回路において、前記出力トランジスタ（Ｔ11、Ｔ
12）の各制御電極のそれぞれに、プルアップトランジス
タ（Ｔ13、Ｔ15）およびプルダウントランジスタ
（Ｔ14、Ｔ16）からなるＣＭＯＳインバータの出力端子
が接続され、前記プルアップトランジスタ（Ｔ13、
Ｔ15）と前記高圧側電源（ＶDD）との間に、前記プルア
ップトランジスタ（Ｔ13、Ｔ15）の立上り速度の勾配
を、所定値以下に制限する電流制限手段（Ｃ、Ｄ）をそ
れぞれ介在させたことを特徴とする出力バッファ回路。3. A pair which is connected between a high-voltage side power supply (V DD ) and a low-voltage side power supply (V EE ) and performs on / off operations complementarily to each other in response to rising and falling of an input signal. in the output buffer circuit having an output transistor (T 11, T 12), said output transistor (T 11, T
12 ) each of the control electrodes is connected to an output terminal of a CMOS inverter composed of pull-up transistors (T 13 , T 15 ) and pull-down transistors (T 14 , T 16 ), and the pull-up transistor (T 13 ,
Current limiting means (C, D) for limiting the gradient of the rising speed of the pull-up transistors (T 13 , T 15 ) to a predetermined value or less is provided between T 15 ) and the high-voltage side power supply (V DD ). Output buffer circuit characterized by interposing each.
トミラー回路であることを特徴とする請求項３記載の出
力バッファ回路。4. The output buffer circuit according to claim 3, wherein the current limiting means (C, D) is a current mirror circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151912A JPH052893A (en) | 1991-06-24 | 1991-06-24 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151912A JPH052893A (en) | 1991-06-24 | 1991-06-24 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052893A true JPH052893A (en) | 1993-01-08 |
Family
ID=15528915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151912A Withdrawn JPH052893A (en) | 1991-06-24 | 1991-06-24 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052893A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467902A (en) * | 1990-07-06 | 1992-03-03 | Kagoshima Pref Gov | Method and apparatus for manufacturing long bamboo flat plate |
| KR100390898B1 (en) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | Data output buffer |
| KR100406579B1 (en) * | 2000-11-01 | 2003-11-21 | 주식회사 하이닉스반도체 | Circuit of output driver in rambus dram |
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| JP2004159329A (en) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | Output buffer circuit capable of reducing skew of output data |
| KR100487481B1 (en) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | Semiconductor memory device having data output driving circuit |
| KR100550143B1 (en) * | 2002-07-15 | 2006-02-08 | 가부시끼가이샤 르네사스 테크놀로지 | Semiconductor device having cmos driver circuit |
| JP2012119941A (en) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | Inverting voltage output circuit |
| JP2014183555A (en) * | 2013-03-21 | 2014-09-29 | Rohm Co Ltd | Signal output circuit and data processing circuit |
-
1991
- 1991-06-24 JP JP3151912A patent/JPH052893A/en not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467902A (en) * | 1990-07-06 | 1992-03-03 | Kagoshima Pref Gov | Method and apparatus for manufacturing long bamboo flat plate |
| KR100487481B1 (en) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | Semiconductor memory device having data output driving circuit |
| KR100390898B1 (en) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | Data output buffer |
| KR100406579B1 (en) * | 2000-11-01 | 2003-11-21 | 주식회사 하이닉스반도체 | Circuit of output driver in rambus dram |
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| KR100550143B1 (en) * | 2002-07-15 | 2006-02-08 | 가부시끼가이샤 르네사스 테크놀로지 | Semiconductor device having cmos driver circuit |
| US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
| JP2004159329A (en) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | Output buffer circuit capable of reducing skew of output data |
| JP2012119941A (en) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | Inverting voltage output circuit |
| JP2014183555A (en) * | 2013-03-21 | 2014-09-29 | Rohm Co Ltd | Signal output circuit and data processing circuit |
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