JPH0528771A - Memory element - Google Patents

Abstract

PURPOSE:To improve the performance of an application which necessitates using plural read modify write functions. CONSTITUTION:A memory cell 1 has two address inputs and two data buses, and simultaneously enables the read/write access to different addresses. A register 5 applies an add constant to an adder 6, and sets a value from a write data bus 2. A read address register 7 stores a read address at the time of reading data from a memory cell 1, and an initial value is set from the write data bus 2, and afterwards the value obtained by adding the value of the read register 7 with the value of the register 5 by the adder 6 is set. The read data are outputted from a read data bus 3 to an outside. A write address bus 4 inputs a write address to the memory cell 1, and a control circuit 8 receives a control signal 9 of an outside input, and controls the entire main memory elements.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、スタティック型又はダ
イナミック型の記憶素子を有するメモリ素子に関し、特
に、３次元図形表示装置における隠線／隠面消去用に用
いられるＺバッファメモリ素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device having a static or dynamic memory device, and more particularly to a Z-buffer memory device used for hidden line / hidden surface erasure in a three-dimensional graphic display device.

【０００２】[0002]

【従来の技術】従来のメモリ素子は、図１１に示す様
に、リード／ライト用のデータバスは共用であり、リー
ドとライトをそれぞれ異なったアドレスに同時に行うこ
とができない。ここでメモリセル４１はデータを記憶す
るものであり、リード／ライト兼用のアドレスバスと入
出力兼用のデータバスを有しており、制御回路４２によ
りリードあるいはライト制御されている。データバスが
一つしかないためリード／ライト同時アクセスはできな
い。または図１２に示す様に、メモリセル５１が２本の
アドレスバスと２本のデータバスを有し、また制御回路
５２も２系統の制御信号入力を有しており、リードとラ
イトを異なったアドレスに同時にできるものもあるが、
リード／ライトアドレスを同時に外部から与えるため
に、２系統のアドレス入力ピンを有しているため、ピン
数が多く、外形サイズが図１０のタイプのメモリ素子に
比し大きくなっている。前者のタイプの代表的なもの
に、日本電気製のμＰＤ４２４２５６、後者のタイプの
代表的なものに、富士通製のＭＢ８４２１がある。2. Description of the Related Art In a conventional memory device, as shown in FIG. 11, a read / write data bus is shared, and read and write cannot be performed at different addresses at the same time. The memory cell 41 stores data, has a read / write address bus and an input / output data bus, and is read or written by the control circuit 42. Simultaneous read / write access is not possible because there is only one data bus. Alternatively, as shown in FIG. 12, the memory cell 51 has two address buses and two data buses, and the control circuit 52 also has two control signal inputs. Some addresses can be done at the same time,
Since it has two lines of address input pins for simultaneously giving a read / write address from the outside, the number of pins is large and the external size is larger than that of the type memory device of FIG. A representative of the former type is μPD424256 made by NEC, and a representative of the latter type is MB8421 made by Fujitsu.

【０００３】[0003]

【発明が解決しようとする課題】この従来のメモリ素子
では、異なったアドレスに対し同時にアクセスできない
ため、３次元図形表示装置の隠線／隠面消去のためのＺ
バッファメモリ等のアプリケーションのように、一度メ
モリ内容を読みだしてチェック後内容を更新する使い方
においては、１つのデータに対してリード／ライトサイ
クルを個別に行うかまたはリードモディファイライトサ
イクルを用いてデータ転送を２重化する必要があり、性
能低下の要因となっている。In this conventional memory device, since different addresses cannot be accessed at the same time, the Z for the hidden line / hidden surface erasing of the three-dimensional graphic display device is not possible.
In applications such as buffer memory applications, where the memory contents are read once and then updated after checking, the read / write cycle is performed individually for one data, or the data is read using the read modify write cycle. It is necessary to duplicate the transfer, which is a factor of performance degradation.

【０００４】図６は従来のメモリ素子を用いてＺバッフ
ァメモリを構成した例である。FIG. 6 shows an example in which a Z buffer memory is constructed by using a conventional memory device.

【０００５】中央処理部３１は各種のプログラムを実行
するものであり、プログラム実行中に図形をＣＲＴ３５
に表示する必要が生じた場合、図形描画命令を図形描画
プロセッサ３２に出力する。図形描画プロセッサ３２は
図形描画命令を解釈し、それが３次元図形の描画である
場合、Ｚバッファメモリ３３の内容を参照しながら表示
メモリ３４へ描画していく。表示メモリ３４の内容は随
時読み出されＣＲＴ３５へ表示される。Ｚバッファメモ
リ３３には現在の表示メモリ上の各画素に対応した視線
奥行き情報が格納されており、新たに図形を描画する場
合は一度Ｚバッファメモリ３３から現在の奥行き値をリ
ードし、新たにライトする画素の奥行き値と比較し視線
に対し手前と判断すれば表示メモリ３４およびＺバッフ
ァメモリ３３の内容を更新し、そうでないと判断すれば
内容の更新を行わない。このようにして３次元図形の隠
線／隠面消去を行っていく。The central processing unit 31 executes various programs, and a graphic is displayed on the CRT 35 during execution of the programs.
When it is necessary to display the image, the graphic drawing command is output to the graphic drawing processor 32. The graphic drawing processor 32 interprets the graphic drawing command, and if it is the drawing of a three-dimensional graphic, draws it in the display memory 34 while referring to the contents of the Z buffer memory 33. The contents of the display memory 34 are read out at any time and displayed on the CRT 35. The Z-buffer memory 33 stores line-of-sight depth information corresponding to each pixel on the current display memory, and when a new figure is drawn, the current depth value is read from the Z-buffer memory 33 once, and newly created. The contents of the display memory 34 and the Z buffer memory 33 are updated if it is judged to be in front of the line of sight by comparing with the depth value of the pixel to be written, and if not so, the contents are not updated. In this way, hidden lines / hidden surfaces are removed from the three-dimensional figure.

【０００６】この時のデータのアクセスタイミングを示
したものが図８である。ここでＰ０／Ｐ１は各画素のア
ドレスを示したものである。上段はＺバッファメモリ３
３のリード／ライトデータタイミングを下段は表示メモ
リ３４のライトデータタイミングを示している。図８で
はまずＰ０の奥行き値がＺバッファメモリ３３からリー
ドされ、次にＰ０の新しい奥行き値と表示データがライ
トされ、以後その繰り返しとなっている。FIG. 8 shows the data access timing at this time. Here, P0 / P1 indicates the address of each pixel. The upper row is Z buffer memory 3
The lower part of the read / write data timing of No. 3 shows the write data timing of the display memory 34. In FIG. 8, first, the depth value of P0 is read from the Z buffer memory 33, then the new depth value of P0 and the display data are written, and the above process is repeated.

【０００７】このように従来のメモリ素子を使用した場
合、Ｚバッファメモリ３３へは１つの画素の処理に対し
２回のアクセスが必要である。As described above, when the conventional memory device is used, the Z buffer memory 33 needs to be accessed twice for processing one pixel.

【０００８】また２つのデータバスをもち、リード／ラ
イトアクセスを同時に行えるメモリ素子もあるが、リー
ド／ライトアドレスを与えるために、ピン数が多くなっ
ており外形寸法が大きくなってしまい、装置組み込み時
の実装領域が増えると言う欠点がある。There is also a memory device having two data buses and capable of performing read / write access at the same time. However, since the read / write address is given, the number of pins is increased and the external dimensions are increased, so that the device is incorporated into the device. There is a drawback that the mounting area at the time increases.

【０００９】[0009]

【課題を解決するための手段】本発明のメモリ素子は、
スタティック型またはダイナミック型の記憶素子と、リ
ード専用のデータバスと、ライト専用のデータバスと、
リードアドレスを指定するためのリードアドレス記憶手
段と、前記リードアドレス記憶手段に外部よりアドレス
を設定する手段と、ライト動作をトリガとして前記リー
ドアドレス記憶手段のアドレス値をある一定の値だけ加
算または減算する手段とを具備することを特徴とする。The memory device of the present invention comprises:
Static type or dynamic type storage element, read-only data bus, write-only data bus,
A read address storage unit for designating a read address, a unit for setting an address to the read address storage unit from the outside, and a write operation as a trigger to add or subtract an address value of the read address storage unit by a certain value. And means for doing so.

【００１０】本発明のメモリ素子は、スタティック型ま
たはダイナミック型の記憶素子と、リード専用のデータ
バスと、ライト専用のデータバスと、ライトアドレスを
指定するためのライトアドレス記憶手段と、前記ライト
アドレス記憶手段にリード時のリードアドレス値を設定
する手段とを具備することを特徴とする。The memory device of the present invention comprises a static or dynamic memory device, a read-only data bus, a write-only data bus, write address storage means for specifying a write address, and the write address. And a means for setting a read address value at the time of reading in the storage means.

【００１１】本発明のメモリ素子は、スタティック型ま
たはダイナミック型の記憶素子と、ライト時にライトア
ドレスからデータをリードしライトデータと値を比較す
るデータ比較手段と、比較した結果に応じてライト動作
の有効，無効を判定し、有効時にはライトデータをライ
トアドレスに格納し、無効時にはライトアドレスへのデ
ータの格納を禁止するライト制御手段（２３）と、前記
データ比較手段の比較結果を外部へ出力する手段とを具
備することを特徴とする。The memory device of the present invention includes a static type or dynamic type storage device, a data comparing means for reading data from a write address at the time of writing and comparing the value with write data, and a write operation according to the comparison result. Write control means (23) for judging validity / invalidity, storing write data in a write address when valid, and prohibiting storage of data in the write address when invalid, and outputting the comparison result of the data comparing means to the outside. And means.

【００１２】[0012]

【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.

【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。メモリセル１は２つのアドレス入力と２つ
のデータバスを有し、異なるアドレスに対し同時にリー
ド／ライトアクセス可能なものである。レジスタ５は加
算器６に対し加算定数を与えるためのレジスタであり、
ライトデータバス２から値を設定する。リードアドレス
レジスタ７はメモリセル１からデータを読み出す時のリ
ードアドレスを格納するレジスタであり、初期値はライ
トデータバス２から設定され、以後はリードアドレスレ
ジスタ７の値とレジスタ５の値を加算器６で加算した値
が設定される。リードされたデータはリードデータバス
３より外部へ出力される。ライトアドレスバス４はメモ
リセル１に対するライトアドレスを入力するものであ
り、制御回路８は外部入力の制御信号９を受け本メモリ
素子全体の動作制御を行う。FIG. 1 is a block diagram showing a first embodiment of the present invention. The memory cell 1 has two address inputs and two data buses, and is capable of simultaneously performing read / write access to different addresses. The register 5 is a register for giving an addition constant to the adder 6,
The value is set from the write data bus 2. The read address register 7 is a register that stores a read address when reading data from the memory cell 1, an initial value is set from the write data bus 2, and thereafter, the value of the read address register 7 and the value of the register 5 are added by an adder. The value added in 6 is set. The read data is output from the read data bus 3 to the outside. The write address bus 4 is for inputting a write address to the memory cell 1, and the control circuit 8 receives an externally input control signal 9 to control the operation of the entire memory element.

【００１４】次に、この実施例の動作について説明す
る。まず初めにレジスタ５およびリードアドレスレジス
タ７に初期値を設定する。この後、制御信号９を用いて
リードアクセスを行うとメモリセル１からリードアドレ
スレジスタ７が示すアドレスのデータが読みだされ、リ
ードデータバス３に出力される。次にライトアクセスを
行うと、メモリセル１のライトアドレスバス４上の値が
示すアドレスにライトデータバス２の値が書き込まれ、
同時にリードアドレスレジスタ７に加算器６の出力が設
定され、この更新されたリードアドレスに対応するデー
タがリードデータバス３に出力される。このように以後
はライトアクセスのみで次々にデータがリードされてい
く。Next, the operation of this embodiment will be described. First, initial values are set in the register 5 and the read address register 7. After that, when a read access is performed using the control signal 9, the data of the address indicated by the read address register 7 is read from the memory cell 1 and output to the read data bus 3. When write access is performed next, the value of the write data bus 2 is written to the address indicated by the value on the write address bus 4 of the memory cell 1,
At the same time, the output of the adder 6 is set in the read address register 7, and the data corresponding to the updated read address is output to the read data bus 3. In this way, after that, the data is read one after another only by the write access.

【００１５】図２は、図１に対しライトアドレスを外部
から直接与えずに内部レジスタから与えるようにした場
合の、本発明の第２の実施例を示すブロック図である。
基本的な動作は図１の実施例と同じであるが、ライトア
ドレスの与え方のみが異なっている。レジスタ１０はラ
イトアドレスの加算定数を与えるものであり、ライトデ
ータバス２から値が設定される。ライトアドレスレジス
タ１２はメモリセル１のライトアドレスを格納するレジ
スタであり、初期値はライトデータバス２から、以後は
ライトアクセスが行われる毎に加算器１１の値が設定さ
れる。図１と同様に、制御回路１３が全体の動作制御を
行なう。FIG. 2 is a block diagram showing a second embodiment of the present invention in the case where the write address is given from the internal register instead of being given directly from the outside as compared with FIG.
The basic operation is the same as that of the embodiment of FIG. 1, but only the method of giving the write address is different. The register 10 gives an addition constant of the write address, and the value is set from the write data bus 2. The write address register 12 is a register for storing the write address of the memory cell 1. The initial value is set to the value of the adder 11 every time a write access is performed from the write data bus 2. Similar to FIG. 1, the control circuit 13 controls the entire operation.

【００１６】図３は、図１に対しリードアドレスバス１
３とセレクタ１４を設けリードアドレスを直接メモリセ
ル１に対し指定できるようにした、本発明の第３の実施
例のブロック図である。連続したアドレスからリードす
る場合はリードアドレスレジスタ７の値がセレクタ１４
を通しメモリセル１へ、ランダムなアドレスからリード
する場合はリードアドレスバス１５の値がセレクタ１４
を通しメモリセル１へ供給される。どちらの値を用いる
かは、外部から制御信号９を通じ制御回路１６へ指示さ
れる。リードアドレスの与え方以外の動作は図１の例と
同じである。FIG. 3 differs from FIG. 1 in the read address bus 1
3 is a block diagram of a third embodiment of the present invention in which a read address is directly designated to the memory cell 1 by providing a selector 3 and a selector 14. When reading from consecutive addresses, the value of the read address register 7 is the selector 14
When reading from the random address to the memory cell 1 through
Is supplied to the memory cell 1 through the. Which value to use is instructed to the control circuit 16 from the outside through the control signal 9. The operation other than the method of giving the read address is the same as the example of FIG.

【００１７】図４は、リードアドレスは直接リードアド
レスバス１５からメモリセル１へ与え、ライトアドレス
はライトアドレスレジスタ１２から与えられる場合の、
本発明の第４の実施例のブロック図である。ライトアド
レスレジスタ１２へはリード時のリードアドレスバスの
値が設定され、次回のライトアドレスとして用いられ
る。ライトアドレスレジスタ１２は初期値不定であるた
め、最初のリードアクセス時は制御回路１７に対しライ
ト動作禁止の指示を行い、不定なアドレスへのライトを
禁止することができる。２回目以降のリードアクセス時
は、リードアドレスバス１５が示すアドレスからデータ
がリードデータバス３に出力されると共に、ライトアド
レスレジスタ１２に設定された１つ前のリードアドレス
に対しライトデータバス２の値がライトされる。図５
は、外部のデータチェック回路をメモリ素子内部へ取り
込み、データリード無しにリードモディファイライト可
能とした、本発明の第５の実施例のブロック図である。
メモリセル２１は指定したアドレスにデータを入出力で
きるものである。比較器２４はメモリセル２１から読み
出されたデータとデータバス２６から入力されたライト
データとの大小比較を行う比較器であり、比較結果は制
御回路２３およびメモリ素子外部へ出力される。制御回
路２３は制御信号２５の指示により本メモリ素子全体の
動作を制御する回路であり、ライト動作時には比較器２
４の比較結果とモードレジスタ２２の設定により、ライ
ト動作の有効／無効制御を行っている。モードレジスタ
２２は比較後どういう結果の時にライト動作を有効／無
効にするか外部より指示するためのレジスタであり、値
はデータバス２６を通じて設定される。設定値によって
は比較器２４の比較結果によらずライト有効とする設定
も可能である。１つの使用例を示すと、例えば現在メモ
リ素子に格納されている値よりもデータが大きい場合の
みデータの置き換えを行い、そうでない場合には置き換
えを行わないようにしたい場合、まずモードレジスタ２
２に、ライトデータがメモリセル２１から読み出された
データより大きい場合ライトするというモードを設定す
る。以後はライトアクセスを行う毎に、ライトアドレス
からデータが読み出されライトデータと比較されライト
データ側が大きい場合のみメモリセル２１への書き込み
が行われ、そうでない場合には書き込みが行われない。
このようにライトデータとの比較チェックをメモリ素子
内で行っているため、比較のためのメモリセル２１から
のデータリードが不要となり、メモリセル２１の内容と
ライトデータを比較した結果によるデータの置き換え動
作がライトアクセスのみで実現できる。次に、これらの
実施例を用いてアプリケーションを組んだ場合の効果に
ついて説明する。アプリケーション例は３次元図形表示
装置の隠線／隠面消去のためのＺバッファメモリに用い
た場合を考える。FIG. 4 shows a case where the read address is given directly from the read address bus 15 to the memory cell 1 and the write address is given from the write address register 12.
It is a block diagram of the 4th Example of this invention. The value of the read address bus at the time of reading is set in the write address register 12 and used as the next write address. Since the initial value of the write address register 12 is indefinite, it is possible to instruct the control circuit 17 to inhibit the write operation at the first read access to inhibit the writing to an indefinite address. During the second and subsequent read accesses, the data is output from the address indicated by the read address bus 15 to the read data bus 3, and the read data of the write data bus 2 with respect to the previous read address set in the write address register 12 is read. The value is written. Figure 5
FIG. 9 is a block diagram of a fifth embodiment of the present invention in which an external data check circuit is incorporated into the memory element to enable read-modify-write without data read.
The memory cell 21 can input / output data to / from a specified address. The comparator 24 is a comparator for comparing the magnitude of the data read from the memory cell 21 and the write data input from the data bus 26, and the comparison result is output to the control circuit 23 and the outside of the memory element. The control circuit 23 is a circuit that controls the operation of the entire memory device according to the instruction of the control signal 25, and the comparator 2 is operated during the write operation.
The write operation is enabled / disabled by the comparison result of 4 and the setting of the mode register 22. The mode register 22 is a register for externally instructing what kind of result after the comparison is made valid / invalid, and the value is set through the data bus 26. Depending on the set value, it is possible to set the write valid regardless of the comparison result of the comparator 24. As one usage example, for example, when it is desired to replace the data only when the data is larger than the value currently stored in the memory element, and not to replace it otherwise, first, the mode register 2
In 2, a mode is set in which write is performed when the write data is larger than the data read from the memory cell 21. After that, each time a write access is performed, data is read from the write address and compared with the write data, and writing to the memory cell 21 is performed only when the write data side is large, otherwise writing is not performed.
Since the comparison check with the write data is performed in the memory element in this way, it is not necessary to read the data from the memory cell 21 for comparison, and the replacement of the data according to the result of comparing the content of the memory cell 21 with the write data. The operation can be realized only by write access. Next, the effect of forming an application using these examples will be described. As an application example, consider a case where the application is used for a Z buffer memory for erasing hidden lines / hidden surfaces of a three-dimensional graphic display device.

【００１８】図７は上記に示した実施例のうち、図１か
ら図４に示したメモリ素子をＺバッファメモリとして用
いて同様に構成した例を示す。図６の例と異なる点はＺ
バッファメモリ３６のデータバスがリード／ライト別に
なっており、リードアクセスすると同時に、そのリード
アドレスと異なるアドレスに対しライトアクセスできる
ことであり、それ以外の構成は図６のものと同じであ
る。FIG. 7 shows an example in which the memory device shown in FIGS. 1 to 4 is used as a Z buffer memory in the same manner as the above embodiment. The difference from the example of FIG. 6 is Z
The data bus of the buffer memory 36 is divided into read / write, and it is possible to perform read access and write access to an address different from the read address at the same time. The other configuration is the same as that of FIG.

【００１９】この時のデータのアクセスタイミングを示
したものが図９である。上段はＺバッファメモリ３６か
ら図形描画プロセッサ３２へのデータリードパスのデー
タタイミングを、中段は同じくライトパスのデータタイ
ミングを、そして下段は表示メモリ３４のライトデータ
タイミングを示している。Ｐ０〜Ｐ３は各画素のアドレ
スを示したものであり、図９ではまずＰ０の奥行き値が
リードされ次のサイクルでＰ１の奥行き値をリードする
と共に、Ｐ０の奥行き値比較結果にもとづき新しいＰ０
の奥行き値がＺバッファメモリ３６へ、また新しいＰ０
の表示データが表示メモリ３４へライトされている。以
後の動作はこの繰り返しとなっている。この例では１つ
の画素の処理には１回のアクセス時間で処理されてお
り、上記図６の例より処理が高速化可能であることがわ
かる。FIG. 9 shows the data access timing at this time. The upper part shows the data timing of the data read path from the Z buffer memory 36 to the graphic drawing processor 32, the middle part shows the same data timing of the write path, and the lower part shows the write data timing of the display memory 34. P0 to P3 indicate the addresses of the respective pixels. In FIG. 9, the depth value of P0 is read first, the depth value of P1 is read in the next cycle, and the new P0 is read based on the depth value comparison result of P0.
Depth value to the Z buffer memory 36 and new P0
The display data of is written in the display memory 34. The operation thereafter is repeated. In this example, one pixel is processed in one access time, and it can be seen that the processing can be speeded up as compared with the example of FIG.

【００２０】図５で示した実施例は図６および図７の構
成例において、図形描画プロセッサ３２で行っている奥
行き値の比較処理をメモリ素子内にとりこんだものであ
り、この時の構成は図６の構成と同じものとなる。以下
再び図６を用いて説明する。先ほどの説明と異なるの
は、奥行き値のリードは行われず奥行き値の置き換えは
Ｚバッファメモリ３３側で自動的に行われることであ
る。また表示メモリの書換えはＺバッファメモリ３３か
らの比較結果出力をみて次のサイクルに行われる。The embodiment shown in FIG. 5 is obtained by incorporating the depth value comparison processing performed by the graphic drawing processor 32 into the memory element in the configuration examples of FIGS. 6 and 7, and the configuration at this time is as follows. The configuration is the same as that of FIG. Hereinafter, description will be made again with reference to FIG. What is different from the above description is that the reading of the depth value is not performed and the replacement of the depth value is automatically performed on the Z buffer memory 33 side. Further, the display memory is rewritten in the next cycle by seeing the comparison result output from the Z buffer memory 33.

【００２１】この時のタイミングを示したものが図１０
である。上段はＺバッファメモリ３３に対するライトデ
ータタイミング、中段はそのときの比較結果出力タイミ
ング、下段は表示メモリへのライトデータタイミングを
示している。Ｐ０〜Ｐ３は上述と同じく各画素のアドレ
スを示している。図１０ではまずＰ０の奥行き値がライ
トされその比較結果をもとに次のサイクルで表示データ
のライトが行われている。またそれと同時にＰ１に対す
る奥行き値のライトが行われている。以後の動作はこの
繰り返しとなっている。この例でも１つの画素に対する
処理は１回のアクセス時間で処理されており、図７の例
と同じ効果があることがわかる。尚、上記説明におい
て、加算器６および加算器１１は入力に負数を与えるこ
とにより減算も可能であり、上記構成においてリードま
たはライトのアドレスの減算も可能である。FIG. 10 shows the timing at this time.
Is. The upper part shows the write data timing for the Z buffer memory 33, the middle part shows the comparison result output timing at that time, and the lower part shows the write data timing for the display memory. P0 to P3 indicate the addresses of the respective pixels, as described above. In FIG. 10, the depth value of P0 is first written, and the display data is written in the next cycle based on the comparison result. At the same time, the writing of the depth value for P1 is performed. The operation thereafter is repeated. Also in this example, the processing for one pixel is performed in one access time, and it can be seen that the same effect as the example of FIG. 7 is obtained. In the above description, the adder 6 and the adder 11 can perform subtraction by giving a negative number to the input, and the read or write address can be subtracted in the above configuration.

【００２２】[0022]

【発明の効果】以上説明した様に本発明によれば、 異なるアドレスから同時にリード／ライト可能とした
ため、リードモディファイライト機能を高速化できる。As described above, according to the present invention, it is possible to read / write from different addresses at the same time, so that the read-modify-write function can be speeded up.

【００２３】外部回路で行っているリードデータチェ
ック機能をメモリ素子側で持つことにより、データのリ
ードを不要とし、ライトサイクルのみでリードモディフ
ァイライト機能が実現でき、結果としてリードモディフ
ァイライト機能を高速化できる。By having the read data check function performed by the external circuit on the memory device side, it is not necessary to read data, and the read modify write function can be realized only by the write cycle, and as a result, the read modify write function is speeded up. it can.

【００２４】よって、本発明は、３次元図形表示装置の
Ｚバッファメモリのようにリードモディファイライト機
能を多用する必要のあるアプリケーションに対し、その
性能を向上できるという効果を奏する。Therefore, the present invention has an effect that the performance can be improved for an application such as a Z buffer memory of a three-dimensional graphic display device which needs to frequently use the read modify write function.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.

【図２】本発明の第２の実施例のブロック図である。FIG. 2 is a block diagram of a second embodiment of the present invention.

【図３】本発明の第３の実施例のブロック図である。FIG. 3 is a block diagram of a third embodiment of the present invention.

【図４】本発明の第４の実施例のブロック図である。FIG. 4 is a block diagram of a fourth embodiment of the present invention.

【図５】本発明の第５の実施例のブロック図である。FIG. 5 is a block diagram of a fifth embodiment of the present invention.

【図６】従来のメモリ素子および図５の実施例に示すメ
モリ素子を使用した装置の構成例を示すブロック図であ
る。FIG. 6 is a block diagram showing a configuration example of an apparatus using a conventional memory device and the memory device shown in the embodiment of FIG.

【図７】本発明のメモリ素子のうち図１から図４に示す
ものを使用した装置の構成例を示すブロック図である。FIG. 7 is a block diagram showing a configuration example of an apparatus using the one shown in FIGS. 1 to 4 among the memory elements of the present invention.

【図８】図６におけるデータのリード／ライトタイミン
グを示したタイミング図である。8 is a timing chart showing the read / write timing of the data in FIG.

【図９】図７におけるデータのリード／ライトタイミン
グを示したタイミング図である。9 is a timing diagram showing the read / write timing of the data in FIG.

【図１０】図５に示す実施例のメモリ素子を使用した場
合のデータのリード／ライトタイミングを示したタイミ
ング図である。FIG. 10 is a timing diagram showing data read / write timings when the memory device of the embodiment shown in FIG. 5 is used.

【図１１】従来のメモリ素子の一例のブロック図であ
る。FIG. 11 is a block diagram of an example of a conventional memory device.

【図１２】従来のメモリ素子の一例のブロック図であ
る。FIG. 12 is a block diagram of an example of a conventional memory device.

【符号の説明】[Explanation of symbols]

１ メモリセル ２ ライトデータバス ３ リードデータバス ４ ライトアドレスバス ５ レジスタ ６ 加算器 ７ リードアドレスレジスタ ８ 制御回路 ９ 制御信号 １０ レジスタ １１ 加算器 １２ ライトアドレスレジスタ １３ 制御回路 １４ セレクタ １５ リードアドレスバス １６ 制御回路 １７ 制御回路 ２１ メモリセル ２２ モードレジスタ ２３ 制御回路 ２４ 比較器 ２５ 制御信号 ２６ データバス ２７ アドレスバス ３１ 中央処理部 ３２ 図形描画プロセッサ ３３ Ｚバッファメモリ ３４ 表示メモリ ３５ ＣＲＴ ３６ Ｚバッファメモリ ４１ メモリセル ４２ 制御回路 1 memory cell 2 write data bus 3 read data bus 4 write address bus 5 registers 6 adder 7 Read address register 8 control circuit 9 control signals 10 registers 11 adder 12 Write address register 13 Control circuit 14 Selector 15 Read address bus 16 Control circuit 17 Control circuit 21 memory cells 22 Mode register 23 Control circuit 24 comparator 25 control signal 26 data buses 27 address bus 31 Central Processing Department 32 Graphic Processor 33 Z buffer memory 34 Display memory 35 CRT 36 Z buffer memory 41 memory cells 42 Control circuit

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 スタティック型またはダイナミック型の
記憶素子と、リード専用のデータバスと、ライト専用の
データバスと、リードアドレスを指定するためのリード
アドレス記憶手段と、前記リードアドレス記憶手段に外
部よりアドレスを設定する手段と、ライト動作をトリガ
として前記リードアドレス記憶手段のアドレス値をある
一定の値だけ加算または減算する手段とを具備すること
を特徴とするメモリ素子。1. A static or dynamic storage element, a read-only data bus, a write-only data bus, a read address storage means for designating a read address, and the read address storage means from the outside. A memory device comprising: a unit for setting an address; and a unit for adding or subtracting an address value of the read address storage unit by a certain value by using a write operation as a trigger. 【請求項２】 ライトアドレスを指定するためのライト
アドレス記憶手段と、前記ライトアクセス記憶手段に外
部よりアドレスを設定する手段と、ライトまたはリード
動作をトリガとして前記ライトアドレス記憶手段のアド
レス値をある一定の値だけ加算または減算する手段とを
具備することを特徴とする請求項１記載のメモリ素子。2. A write address storage unit for designating a write address, a unit for externally setting an address in the write access storage unit, and an address value of the write address storage unit triggered by a write or read operation. The memory device according to claim 1, further comprising means for adding or subtracting a constant value. 【請求項３】 リードアドレスをメモリ素子外部より供
給する手段と、外部より供給されたリードアドレスと前
記リードアドレス記憶手段が示すリードアドレスのどち
らを用いてリードするか選択する手段とを具備すること
を特徴とする請求項１記載のメモリ素子。3. A means for supplying a read address from the outside of the memory device, and a means for selecting which of the read address supplied from the outside and the read address indicated by the read address storage means is used for reading. The memory device according to claim 1, wherein the memory device comprises: 【請求項４】 スタティック型またはダイナミック型の
記憶素子と、リード専用のデータバスと、ライト専用の
データバスと、ライトアドレスを指定するためのライト
アドレス記憶手段と、前記ライトアドレス記憶手段にリ
ード時のリードアドレス値を設定する手段とを具備する
ことを特徴とするメモリ素子。4. A static type or dynamic type storage element, a read-only data bus, a write-only data bus, a write address storage means for designating a write address, and a write address storage means at the time of reading. And a means for setting the read address value of the memory element. 【請求項５】 スタティック型またはダイナミック型の
記憶素子と、ライト時にライトアドレスからデータをリ
ードしライトデータと値を比較するデータ比較手段と、
比較した結果に応じてライト動作の有効，無効を判定
し、有効時にはライトデータをライトアドレスに格納
し、無効時にはライトアドレスへのデータの格納を禁止
するライト制御手段と、前記データ比較手段の比較結果
を外部へ出力する手段とを具備することを特徴とするメ
モリ素子。5. A static type or dynamic type storage element, and data comparison means for reading data from a write address at the time of writing and comparing the value with the write data.
A comparison between the data comparison means and a write control means that determines whether the write operation is valid or invalid according to the comparison result, stores the write data in the write address when the write operation is valid, and prohibits the storage of the data in the write address when the write operation is invalid. And a means for outputting the result to the outside. 【請求項６】 前記データ比較手段の比較結果における
ライト制御手段の動作を指定する手段（２２）を具備す
ることを特徴とする請求項５記載のメモリ素子。6. The memory device according to claim 5, further comprising means (22) for designating an operation of the write control means according to a comparison result of the data comparison means.