JPH05284024A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH05284024A JPH05284024A JP4083604A JP8360492A JPH05284024A JP H05284024 A JPH05284024 A JP H05284024A JP 4083604 A JP4083604 A JP 4083604A JP 8360492 A JP8360492 A JP 8360492A JP H05284024 A JPH05284024 A JP H05284024A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アナログ／ディジタル
コンバータ（以下、Ａ／Ｄコンバータという）、ディジ
タル／アナログコンバータ（以下、Ｄ／Ａコンバータと
いう）等のアナログ回路を有する半導体集積回路（以
下、ＩＣという）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having analog circuits such as analog / digital converters (hereinafter referred to as A / D converters) and digital / analog converters (hereinafter referred to as D / A converters) (hereinafter referred to as IC).
【０００２】[0002]
【従来の技術】図３は、従来のＡ／Ｄコンバータ及びＤ
／Ａコンバータを有するモノリシックＩＣの一構成例を
示すブロック図である。このモノリシックＩＣは、電源
電圧ＶＤＤを印加する電源端子１、接地電位ＧＮＤを印
加するグランド端子２、高電位側基準電圧ＶＲＥＦ＋が
印加される基準電圧端子３、低電位側基準電圧ＶＲＥＦ
−が印加される基準電圧端子４、アナログ信号ＡＩＮを
入力する入力端子５、アナログ信号ＡＯＵＴを出力する
出力端子６、及び複数のインタフェース端子７を有して
いる。また、Ａ／Ｄ、Ｄ／Ａコンバータブロック１１、
Ａ／Ｄ、Ｄ／Ａ制御ロジック回路１２、及び他のロジッ
ク回路１３が設けられている。2. Description of the Related Art FIG. 3 shows a conventional A / D converter and D
It is a block diagram showing an example of 1 composition of a monolithic IC which has a / A converter. This monolithic IC includes a power supply terminal 1 for applying a power supply voltage VDD, a ground terminal 2 for applying a ground potential GND, a reference voltage terminal 3 for applying a high potential side reference voltage VREF +, and a low potential side reference voltage VREF.
It has a reference voltage terminal 4 to which − is applied, an input terminal 5 for inputting the analog signal AIN, an output terminal 6 for outputting the analog signal AOUT, and a plurality of interface terminals 7. In addition, the A / D and D / A converter block 11,
An A / D, D / A control logic circuit 12 and another logic circuit 13 are provided.
【０００３】Ａ／Ｄ、Ｄ／Ａコンバータブロック１１
は、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等といったア
ナログ回路を全て含み、それには基準電圧端子３，４が
接続されている。Ａ／Ｄ、Ｄ／Ａコンバータブロック１
１は、例えばＡ／Ｄコンバータで構成されるときには、
入力端子５が接続され、Ｄ／Ａコンバータで構成される
ときには、出力端子６が接続される。また、このＡ／
Ｄ、Ｄ／Ａコンバータブロック１１には、その中のコン
パレータやアナログスイッチ等の電源として、電源端子
１及びグランド端子２が接続されている。Ａ／Ｄ、Ｄ／
Ａ制御ロジック回路１２は、Ａ／Ｄ、Ｄ／Ａコンバータ
ブロック１１内のコンパレータやアナログスイッチ等を
制御するための回路であり、電源端子１及びグランド端
子２に接続され、該電源端子１に印加される電源電圧Ｖ
ＤＤによって動作する。他のロジック回路１３は、Ａ／
Ｄコンバータのときにはその変換結果のディジタル出
力、Ｄ／Ａコンバータのときにはそのディジタルソース
を入力する等のインタフェースロジック等を含む回路で
あり、それには電源端子１、グランド端子２、及び複数
のインタフェース端子７が接続されている。A / D, D / A converter block 11
Includes all analog circuits such as an A / D converter and a D / A converter, to which reference voltage terminals 3 and 4 are connected. A / D, D / A converter block 1
1 is, for example, an A / D converter,
When the input terminal 5 is connected and is composed of a D / A converter, the output terminal 6 is connected. Also, this A /
A power supply terminal 1 and a ground terminal 2 are connected to the D, D / A converter block 11 as a power supply for a comparator, an analog switch and the like therein. A / D, D /
The A control logic circuit 12 is a circuit for controlling a comparator, an analog switch, etc. in the A / D and D / A converter block 11, is connected to the power supply terminal 1 and the ground terminal 2, and is applied to the power supply terminal 1. Power supply voltage V
Operates by DD. The other logic circuit 13 is A /
In the case of a D converter, it is a circuit that includes a digital output of the conversion result, and in the case of a D / A converter, an interface logic for inputting the digital source, and the like, and includes a power supply terminal 1, a ground terminal 2, and a plurality of interface terminals 7. Are connected.
【０００４】この種のモノリシックＩＣでは、内部の回
路が共通の電源端子１及びグランド端子２に接続され、
該電源端子１に印加される電源電圧ＶＤＤによってＡ／
Ｄ、Ｄ／Ａコンバータブロック１１、Ａ／Ｄ、Ｄ／Ａ制
御ロジック回路１２、及び他のロジック回路１３が動作
する。例えば、アナログ信号ＡＩＮが入力端子５に入力
されると、そのアナログ信号ＡＩＮがＡ／Ｄ、Ｄ／Ａコ
ンバータブロック１１でディジタル信号に変換された
後、その変換結果がＡ／Ｄ、Ｄ／Ａ制御ロジック回路１
２へ送られる。Ａ／Ｄ、Ｄ／Ａ制御ロジック回路１２で
は、Ａ／Ｄ、Ｄ／Ａコンバータブロック１１に対してＡ
／Ｄ変換動作を制御すると共に、該Ａ／Ｄ、Ｄ／Ａコン
バータブロック１１から受け取ったディジタル信号を他
のロジック回路１３へ送る。すると、他のロジック回路
１３が所定のディジタル処理を行う。In this type of monolithic IC, the internal circuit is connected to a common power supply terminal 1 and ground terminal 2,
A / A according to the power supply voltage VDD applied to the power supply terminal 1.
The D, D / A converter block 11, the A / D, D / A control logic circuit 12, and the other logic circuit 13 operate. For example, when the analog signal AIN is input to the input terminal 5, the analog signal AIN is converted into a digital signal by the A / D, D / A converter block 11, and then the conversion result is A / D, D / A. Control logic circuit 1
Sent to 2. In the A / D and D / A control logic circuit 12, the A / D and D / A converter blocks 11
The digital signal received from the A / D and D / A converter block 11 is sent to another logic circuit 13 while controlling the / D conversion operation. Then, the other logic circuit 13 performs predetermined digital processing.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、低消費電力化等が困難という問題があっ
た。近年、システムの消費電力制限、微細ＩＣプロセス
のホットキャリア対策等で、ＩＣの低電圧化が急速に進
んでいるが、アナログ信号を扱うＡ／Ｄ、Ｄ／Ａコンバ
ータ分野では、基準電圧範囲（アナログ・レンジ）が狭
くなることにより、精度の確保が極めて困難になるとい
う欠点がある。However, the device having the above structure has a problem that it is difficult to reduce power consumption. In recent years, lowering of IC voltage is rapidly advancing due to system power consumption limitation, measures against hot carriers in fine IC processes, etc. However, in the field of A / D and D / A converters handling analog signals, reference voltage range ( The narrow analog range makes it extremely difficult to ensure accuracy.
【０００６】例えば、従来デバイスのように、電源電圧
ＶＤＤ＝５ＶのＡ／Ｄ、Ｄ／Ａコンバータで、高電位側
基準電圧ＶＲＥＦ＋＝５Ｖ、低電位側基準電圧ＶＲＥＦ
−＝０Ｖのとき、１０ビットのＡ／Ｄ変換を考えると、
最少分解能は５Ｖ／２10≒４．８８ｍＶとなる。ところ
が、ＶＤＤ＝３Ｖに低下させると、ＶＤＤ≧ＶＲＥＦ＋
の条件から、高電位側基準電圧ＶＲＥＦ＋は３Ｖにせざ
るをえなくなり、３Ｖ／２10≒２．９３ｍＶと、１ＬＳ
Ｂ（最下位ビット）が小さくなり、従来レベルと比べる
と、精度確保が困難になってくる。特に、数ｍＶのノイ
ズでも、レンジが狭くなった分、信号対ノイズ比（Ｓ／
Ｎ）も悪くなり、また電源低下によってコンパレータの
応答速度も低下し、高分解能、高速のＡ／Ｄ、Ｄ／Ａコ
ンバータを内蔵したＩＣを開発するときに問題になって
いた。For example, in a conventional device such as an A / D and D / A converter having a power supply voltage VDD = 5V, a high potential side reference voltage VREF + = 5V and a low potential side reference voltage VREF.
Considering 10-bit A / D conversion when − = 0V,
The minimum resolution is 5V / 2 10 ≈4.88 mV. However, if VDD = 3V, VDD ≧ VREF +
From the above condition, the high-potential-side reference voltage VREF + is forced to be 3V, and 3V / 2 10 ≈2.93 mV and 1LS
Since B (the least significant bit) becomes small, it becomes difficult to ensure accuracy as compared with the conventional level. In particular, even if the noise is several mV, the signal-to-noise ratio (S /
N) also deteriorates, and the response speed of the comparator also decreases due to the decrease in power supply, which has been a problem when developing an IC having a high resolution, high speed A / D and D / A converter.
【０００７】この対策として、Ａ／Ｄ、Ｄ／Ａコンバー
タを含むモノリシックＩＣのみを、従来通りＶＤＤ＝５
Ｖで使用し、アナログ入力／出力は０〜５Ｖで使用、他
のデバイスは３Ｖに低下して使用していた。従って、直
結が困難、つまりデバイス間インタフェースが困難で、
トランジスタによるオープン・コレクタインタフェース
等を用いなければならず、回路構成が複雑であった。本
発明は、前記従来技術が持っていた課題として、低消費
電力化のために低電圧化を図ると、Ａ／Ｄ、Ｄ／Ａコン
バータ等のアナログ回路の精度確保が困難になること、
Ａ／Ｄ、Ｄ／Ａコンバータ等のアナログ回路を含むＩＣ
を他のＩＣと異なる電源で動作させると、インタフェー
スが困難になるという点について解決した半導体集積回
路を提供するものである。As a countermeasure against this, only the monolithic IC including the A / D and D / A converters is VDD = 5 as before.
It was used at V, the analog input / output was used at 0 to 5V, and other devices were used after being lowered to 3V. Therefore, direct connection is difficult, that is, interface between devices is difficult,
An open collector interface with transistors has to be used, and the circuit configuration is complicated. SUMMARY OF THE INVENTION The present invention has the problem that the above-mentioned conventional technique has a problem that when the voltage is reduced to reduce the power consumption, it is difficult to secure the accuracy of analog circuits such as A / D and D / A converters.
IC including analog circuits such as A / D and D / A converters
The present invention provides a semiconductor integrated circuit that solves the problem that the interface becomes difficult when the IC is operated by a power supply different from that of other ICs.
【０００８】[0008]
【課題を解決するための手段】本発明は、前記課題を解
決するために、アナログ信号処理を行うアナログ回路を
含むＩＣにおいて、アナログ入力レンジまたはアナログ
出力レンジを決定する第１の回路ブロックとそれ以外の
第２の回路ブロックのうち、第１の電源電圧で該第１の
回路ブロックを駆動し、該第１の電源電圧に対してそれ
と同一レベルまたは低レベルの第２の電源電圧で該第２
の回路ブロックを駆動する構成にすると共に、前記第２
の回路ブロックの信号をレベル変換して前記第１の回路
ブロックへ伝送するレベルシフト回路を設けている。In order to solve the above problems, the present invention provides a first circuit block for determining an analog input range or an analog output range in an IC including an analog circuit for performing analog signal processing, and the first circuit block. Other than the second circuit block, the first circuit block is driven by the first power supply voltage, and the second circuit block is driven by the second power supply voltage at the same level or a low level with respect to the first power supply voltage. Two
In addition to the configuration for driving the circuit block of
A level shift circuit for converting the level of the signal of the circuit block and transmitting it to the first circuit block is provided.
【０００９】[0009]
【作用】本発明によれば、以上のようにアナログ回路を
含むＩＣを構成したので、アナログ入力レンジまたはア
ナログ出力レンジに関与するアナログ回路からなる第１
の回路ブロックは第１の電源電圧で動作し、アナログ回
路を制御し、アナログレンジに直接関与しないディジタ
ル回路等の第２の回路ブロックについては第２の電源電
圧で駆動する。そして、低消費電力化を図るために第２
の電源電圧を第１の電源電圧よりも低下させる場合、第
２の電源電圧で動作する第２の回路ブロックの信号を、
第１の電源電圧で動作する第１の回路ブロックへ伝送す
るとき、レベルシフト回路を経由して伝送される。これ
により、第１の回路ブロックで高精度なアナログ処理を
行わせ、第２の回路ブロックではその低消費電力化が図
れる。従って、前記課題を解決できるのである。According to the present invention, since the IC including the analog circuit is constructed as described above, the first circuit including the analog circuit involved in the analog input range or the analog output range is provided.
The first circuit block operates at the first power supply voltage, controls the analog circuit, and drives the second circuit block such as the digital circuit not directly involved in the analog range at the second power supply voltage. Then, in order to reduce power consumption, the second
When the power supply voltage of is lower than the first power supply voltage, the signal of the second circuit block operating at the second power supply voltage is
When transmitting to the first circuit block operating at the first power supply voltage, it is transmitted via the level shift circuit. As a result, the first circuit block can perform high-accuracy analog processing, and the second circuit block can reduce its power consumption. Therefore, the above problem can be solved.
【００１０】[0010]
【実施例】第１の実施例 図１は、Ａ／Ｄ、Ｄ／Ａコンバータを含むモノリシック
ＩＣの構成ブロック図である。このモノリシックＩＣ
は、第１の電源電圧ＶＤＤ１を印加する電源端子２１、
第２の電源電圧ＶＤＤ２を印加する電源端子２２、接地
電位ＧＮＤを印加するグランド端子２３、高電位側基準
電圧ＶＲＥＦ＋を入力する基準電圧端子２４、低電位側
基準電圧ＶＲＥＦ−を入力する基準電圧端子２５、アナ
ログ信号ＡＩＮを入力する入力端子２６、アナログ信号
ＡＯＵＴを出力する出力端子２７、及び複数のインタフ
ェース端子２８を有している。電源端子２１、グランド
端子２３、基準電圧端子２４，２５、入力端子２６、及
び出力端子２７には、Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク３０が接続され、そのブロック３０にはＡ／Ｄ、Ｄ／
Ａ制御ロジック回路４０及びレベルシフト回路５０が接
続されている。Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０及
びレベルシフト回路５０には、グランド端子２３が接続
され、さらにそのＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０
には電源端子２２が接続されると共に、レベルシフト回
路５０に電源端子２１が接続されている。Ａ／Ｄ、Ｄ／
Ａ制御ロジック回路４０には、他のロジック回路６０が
接続され、そのロジック回路６０に電源端子２２、グラ
ンド端子２３、及びインタフェース端子２８が接続され
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram of a monolithic IC including A / D and D / A converters. This monolithic IC
Is a power supply terminal 21 for applying the first power supply voltage VDD1,
A power supply terminal 22 for applying the second power supply voltage VDD2, a ground terminal 23 for applying the ground potential GND, a reference voltage terminal 24 for inputting the high potential side reference voltage VREF +, and a reference voltage terminal for inputting the low potential side reference voltage VREF-. 25, an input terminal 26 for inputting the analog signal AIN, an output terminal 27 for outputting the analog signal AOUT, and a plurality of interface terminals 28. An A / D and D / A converter block 30 is connected to the power supply terminal 21, the ground terminal 23, the reference voltage terminals 24 and 25, the input terminal 26, and the output terminal 27, and the block 30 has A / D and D / D converter blocks. /
The A control logic circuit 40 and the level shift circuit 50 are connected. The ground terminal 23 is connected to the A / D and D / A control logic circuit 40 and the level shift circuit 50, and the A / D and D / A control logic circuit 40 is further connected to the ground terminal 23.
Is connected to the power supply terminal 22, and the level shift circuit 50 is connected to the power supply terminal 21. A / D, D /
Another logic circuit 60 is connected to the A control logic circuit 40, and the power supply terminal 22, the ground terminal 23, and the interface terminal 28 are connected to the logic circuit 60.
【００１１】Ａ／Ｄ、Ｄ／Ａコンバータブロック３０
は、入力端子２６から入力されるアナログ信号ＡＩＮを
ディジタル信号に変換するＡ／Ｄコンバータや、ディジ
タル信号をアナログ信号ＡＯＵＴに変換して出力端子２
７へ出力するＤ／Ａコンバータ等で構成され、コンパレ
ータによる比較結果等の制御信号をＡ／Ｄ、Ｄ／Ａ制御
ロジック回路４０へ出力すると共に、レベルシフト回路
５０からの制御信号によって変換動作等が制御される回
路である。Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０は、Ａ
／Ｄ、Ｄ／Ａコンバータブロック３０からの制御信号に
基づき、該ブロック３０を制御するための制御信号をレ
ベルシフト回路５０へ与える回路である。レベルシフト
回路５０は、Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０から
の制御信号のレベルシフトを行ってＡ／Ｄ、Ｄ／Ａコン
バータブロック３０へ与える回路である。他のロジック
回路６０は、シリアル通信回路やマイクロコンピュータ
・インタフェース回路等で構成され、Ａ／Ｄ、Ｄ／Ａ制
御ロジック回路４０に対して送受信を行ったり、インタ
フェース端子２８を介して外部との送受信を行う等の機
能を有している。A / D, D / A converter block 30
Is an A / D converter that converts an analog signal AIN input from the input terminal 26 into a digital signal, or an output terminal 2 that converts a digital signal into an analog signal AOUT.
A D / A converter or the like for outputting to 7 to output a control signal such as a comparison result by a comparator to the A / D, D / A control logic circuit 40, and a conversion operation etc. by a control signal from the level shift circuit 50. Is a controlled circuit. The A / D, D / A control logic circuit 40 is
A circuit for supplying a control signal for controlling the block 30 to the level shift circuit 50 based on the control signal from the / D, D / A converter block 30. The level shift circuit 50 is a circuit that level-shifts the control signal from the A / D and D / A control logic circuit 40 and supplies the level-shifted control signal to the A / D and D / A converter block 30. The other logic circuit 60 is composed of a serial communication circuit, a microcomputer interface circuit, etc., and transmits / receives to / from the A / D and D / A control logic circuit 40, and transmits / receives to / from the outside through the interface terminal 28. It has functions such as performing.
【００１２】このようなブロック分離構成を、１チップ
のモノリシックＩＣ内で実施することにより、Ａ／Ｄ、
Ｄ／Ａコンバータブロック３０に使用される第１の電源
電圧ＶＤＤ１を高電位（例えば、５Ｖ）に、その他のＡ
／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジック回
路６０に使用される第２の電源電圧ＶＤＤ２を低電位
（例えば、３Ｖ）に設定してＩＣを動作させることが可
能となる。例えば、アナログ信号ＡＩＮを入力端子２６
に入力すると、該アナログ信号ＡＩＮがＡ／Ｄ、Ｄ／Ａ
コンバータブロック３０内のコンパレータで比較されて
ディジタル信号に変換され、その比較結果が制御信号と
してＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０へ送られる。
Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０では、Ａ／Ｄ、Ｄ
／Ａコンバータブロック３０からの制御信号に基づき、
該ブロック３０を制御するための制御信号をレベルシフ
ト回路５０へ送る。この制御信号は、低電圧側から高電
圧側への伝送になるため、レベルシフト回路５０におい
て、高電位側の第１の電源電圧ＶＤＤ１を使ってレベル
シフトを行った後に、Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク３０へ送られる。By implementing such a block separation structure in a monolithic IC of one chip, A / D,
The first power supply voltage VDD1 used in the D / A converter block 30 is set to a high potential (for example, 5V), and other A
It becomes possible to operate the IC by setting the second power supply voltage VDD2 used for the / D and D / A control logic circuits 40 and the other logic circuits 60 to a low potential (for example, 3V). For example, the analog signal AIN is input to the input terminal 26.
Input to the A / D, D / A
The comparator in the converter block 30 compares and converts into a digital signal, and the comparison result is sent to the A / D and D / A control logic circuit 40 as a control signal.
In the A / D, D / A control logic circuit 40, A / D, D
Based on the control signal from the / A converter block 30,
A control signal for controlling the block 30 is sent to the level shift circuit 50. Since this control signal is transmitted from the low voltage side to the high voltage side, after the level shift circuit 50 performs the level shift using the first power supply voltage VDD1 on the high potential side, A / D, D It is sent to the / A converter block 30.
【００１３】このレベルシフト回路５０からの制御信号
により、Ａ／Ｄ、Ｄ／Ａコンバータブロック３０の変換
動作等が制御される。Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク３０からＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０へ送ら
れた制御信号は、他のロジック回路６０へ送られ、その
ロジック回路６０でディジタル処理が行われる。これら
のＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジッ
ク回路６０は、低電位の第２の電源電圧ＶＤＤ２で動作
させることが可能となるため、ＩＣの低消費電力化を容
易に実現できる。A control signal from the level shift circuit 50 controls the conversion operation of the A / D and D / A converter block 30. The control signal sent from the A / D, D / A converter block 30 to the A / D, D / A control logic circuit 40 is sent to another logic circuit 60, and the logic circuit 60 performs digital processing. Since the A / D and D / A control logic circuit 40 and the other logic circuit 60 can be operated by the second power supply voltage VDD2 having a low potential, the power consumption of the IC can be easily reduced. it can.
【００１４】以上のように、この第１の実施例では、次
のような利点を有する。 （ａ） Ａ／Ｄ、Ｄ／Ａコンバータ等のアナログ信号を
扱うＡ／Ｄ、Ｄ／Ａコンバータブロック３０には第１の
電源電圧ＶＤＤ１を使用し、その他のＡ／Ｄ、Ｄ／Ａ制
御ロジック回路４０及び他のロジック回路６０に対して
は第２の電源電圧ＶＤＤ２を使用し、ＶＤＤ１＞ＶＤＤ
２という電位関係においても動作可能な構成になってい
る。そのため、アナログレンジ（入力もしくは出力）を
従来通り確保した上で、ディジタル処理を行うＡ／Ｄ、
Ｄ／Ａ制御ロジック回路４０及び他のロジック回路６０
を低電圧駆動によって低消費電力化を図ることが可能と
なる。従って、半導体プロセスの進歩による微細化によ
り、問題となっていたホットキャリア蓄積による閾値電
圧ＶT の変動を防止したり、システムの低消費電力化を
実現するための低電圧駆動システムを設計する場合、本
実施例のアナログ回路内蔵のＩＣを適用することによ
り、的確に低電圧化を実現でき、かつアナログ精度の確
保も容易となる。As described above, the first embodiment has the following advantages. (A) The first power supply voltage VDD1 is used for the A / D and D / A converter block 30 that handles analog signals of the A / D and D / A converters, and other A / D and D / A control logic The second power supply voltage VDD2 is used for the circuit 40 and the other logic circuit 60, and VDD1> VDD
The configuration is such that it can operate even with a potential relationship of 2. Therefore, A / D that performs digital processing after securing the analog range (input or output) as before,
D / A control logic circuit 40 and other logic circuit 60
It is possible to reduce the power consumption by driving the device at a low voltage. Therefore, in the case of designing a low-voltage drive system for preventing the fluctuation of the threshold voltage V T due to hot carrier accumulation, which has been a problem due to the miniaturization due to the progress of the semiconductor process, and for realizing the low power consumption of the system. By applying the IC with the built-in analog circuit of the present embodiment, it is possible to accurately reduce the voltage and to easily ensure the analog accuracy.
【００１５】（ｂ） 特に、Ａ／Ｄ、Ｄ／Ａコンバータ
を含む１チップマイクロコンピュータ等においては、デ
ィジタルロジック処理を行うＡ／Ｄ、Ｄ／Ａ制御ロジッ
ク回路４０及び他のロジック回路６０の消費電力が非常
に大きく、本実施例を適用すると、その効果が極めて大
きい。また、単品のＡ／Ｄ、Ｄ／ＡコンバータＩＣに本
実施例を適用した場合でも、今後多く発表されるであろ
う低電圧駆動の汎用マイクロプロセッサ等とのインタフ
ェースを考えるときも、特別にレベルシフトＩＣを介す
る必要がなく、直接インタフェース可能である。しか
も、アナログ信号は、従来通りの広いレンジで扱うこと
ができ、精度面での問題も発生しないという利点があ
る。(B) In particular, in a one-chip microcomputer including an A / D, D / A converter, etc., consumption of the A / D, D / A control logic circuit 40 and other logic circuit 60 for performing digital logic processing. The power is very large, and when this embodiment is applied, the effect is extremely large. Further, even when this embodiment is applied to a single A / D and D / A converter IC, even when considering an interface with a low-voltage driven general-purpose microprocessor etc. A direct interface is possible without the need for a shift IC. Moreover, the analog signal can be handled in a wide range as in the past, and there is an advantage in that there is no problem in accuracy.
【００１６】（ｃ） 従来デバイスで、アナログ系電源
電圧ＶＤＤＡとディジタル系電源電圧ＶＤＤＤとを分離
しているＩＣもあるが、これはノイズ等の影響を防止す
るために分離されているものであり、本実施例のブロッ
ク分離構成と異なる。従来の単に分離しているＩＣの場
合で、本実施例と同様に、両電源電圧間に電位差をつけ
ると、定常的に基板経由で電流が流れたり、ディジタル
側から高電位のアナログ側へ正常に信号伝達ができない
という不具合があり、実現が不可能である。これに対
し、本実施例のようなブロック分離構成を採用すること
により、前記のような不具合が生じることなく、効率よ
く低消費電力化が図れると共に、従来と同様に高精度な
アナログ処理が可能となる。(C) In some conventional devices, the analog power supply voltage VDDA and the digital power supply voltage VDDD are separated, but these are separated in order to prevent the influence of noise and the like. The block separation configuration of this embodiment is different. In the case of the conventional simply separated IC, if a potential difference is made between the power supply voltages, as in the case of the present embodiment, a current constantly flows through the substrate, or the normal side is shifted from the digital side to the high potential analog side. However, there is a problem that the signal cannot be transmitted, which is impossible to realize. On the other hand, by adopting the block separation structure as in this embodiment, it is possible to efficiently reduce the power consumption without causing the above-mentioned problems, and it is possible to perform the high-precision analog processing as in the conventional case. Becomes
【００１７】第２の実施例 図２は、第１の実施例を示す図１をＡ／Ｄコンバータを
含むモノリシックＩＣに適用した場合の具体例を示す回
路図であり、図１中の要素と共通の要素には共通の符号
が付されている。図２は、Ａ／Ｄ、Ｄ／Ａコンバータブ
ロック３０を抵抗ラダー型逐次比較Ａ／Ｄコンバータで
構成し、そのＡ／Ｄコンバータを電源電圧ＶＤＤ１系で
設計し、Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他の
ロジック回路６０を電源電圧ＶＤＤ２系で設計した構成
例である。また、Ａ／Ｄ、Ｄ／Ａコンバータブロック３
０とＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０との間の制御
信号として、例えば１本分の制御信号の結線例が示され
ている。 Second Embodiment FIG. 2 is a circuit diagram showing a concrete example in which FIG. 1 showing the first embodiment is applied to a monolithic IC including an A / D converter. Common elements are given common reference numerals. FIG. 2 shows that the A / D and D / A converter block 30 is composed of a resistance ladder type successive approximation A / D converter, and the A / D converter is designed with a power supply voltage VDD1 system to control A / D and D / A. This is a configuration example in which the logic circuit 40 and the other logic circuit 60 are designed in the power supply voltage VDD2 system. In addition, the A / D and D / A converter block 3
As a control signal between 0 and the A / D / D / A control logic circuit 40, for example, a connection example of one control signal is shown.
【００１８】Ａ／Ｄ、Ｄ／Ａコンバータブロック３０
は、両端が基準電圧端子２４，２５に接続された基準電
圧発生用の抵抗ラダー３１を有し、その出力側には、基
準電圧選択用のアナログスイッチツリーからなるスイッ
チマトリクス回路３２が接続されている。スイッチマト
リクス回路３２の出力側と入力端子２６とが、コンパレ
ータ３３の入力側に接続されている。コンパレータ３３
は、スイッチマトリクス回路３２から出力される基準電
圧と、入力端子２６から入力されるアナログ信号ＡＩＮ
とを比較し、それに応じた制御信号Ｓ３３をＡ／Ｄ、Ｄ
／Ａ制御ロジック回路４０へ出力する回路である。スイ
ッチマトリクス回路３２及びコンパレータ３３は、第１
の電源電圧ＶＤＤ１印加用の電源端子２１とグランド端
子２３に接続されている。A / D, D / A converter block 30
Has a resistance ladder 31 for generating a reference voltage, both ends of which are connected to the reference voltage terminals 24 and 25, and a switch matrix circuit 32 formed of an analog switch tree for selecting the reference voltage is connected to the output side thereof. There is. The output side of the switch matrix circuit 32 and the input terminal 26 are connected to the input side of the comparator 33. Comparator 33
Is the reference voltage output from the switch matrix circuit 32 and the analog signal AIN input from the input terminal 26.
And the control signal S33 corresponding to A / D, D
/ A is a circuit for outputting to the control logic circuit 40. The switch matrix circuit 32 and the comparator 33 have a first
The power supply terminal 21 for applying the power supply voltage VDD1 and the ground terminal 23 are connected.
【００１９】Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０は、
コンパレータ３３から出力される制御信号Ｓ３３に基づ
き、スイッチ制御信号Ｓ４１を生成するＡ／Ｄ制御ロジ
ック回路４１を有し、その出力側に、該スイッチ制御信
号Ｓ４１を反転したスイッチ制御信号Ｓ４２を出力する
インバータ４２が接続されている。このＡ／Ｄ制御ロジ
ック回路４１及びインバータ４２の出力側には、レベル
シフト回路５０が接続されている。Ａ／Ｄ制御ロジック
回路４１は、第２の電源電圧ＶＤＤ２印加用の電源端子
２２とグランド端子２３に接続されている。Ａ／Ｄ、Ｄ
／Ａコンバータブロック３０は第１の電源電圧ＶＤＤ１
で動作し、Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０は第２
の電源電圧ＶＤＤ２で動作する。電源電圧がＶＤＤ２≦
ＶＤＤ１の関係にある場合、Ａ／Ｄ、Ｄ／Ａ制御ロジッ
ク回路４０及びＡ／Ｄ、Ｄ／Ａコンバータブロック３０
間の信号伝達を問題なく動作させるために、レベルシフ
ト回路５０が設けられている。The A / D and D / A control logic circuit 40 is
It has an A / D control logic circuit 41 for generating a switch control signal S41 based on the control signal S33 output from the comparator 33, and outputs a switch control signal S42 which is the inverted switch control signal S41 to the output side thereof. The inverter 42 is connected. A level shift circuit 50 is connected to the output sides of the A / D control logic circuit 41 and the inverter 42. The A / D control logic circuit 41 is connected to the power supply terminal 22 and the ground terminal 23 for applying the second power supply voltage VDD2. A / D, D
The / A converter block 30 has the first power supply voltage VDD1.
The A / D and D / A control logic circuit 40 operates in the second
It operates with the power supply voltage VDD2. Power supply voltage is VDD2 ≦
In the case of the relationship of VDD1, the A / D, D / A control logic circuit 40 and the A / D, D / A converter block 30
A level shift circuit 50 is provided in order to operate the signal transmission between them without any problem.
【００２０】このレベルシフト回路５０は、制御信号Ｓ
４１でゲート制御されるＮチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）５１と、反転されたスイッ
チ制御信号Ｓ４２でゲート制御されるＮＭＯＳ５２と、
データ保持のためにたすき掛け接続されたＰチャネル型
ＭＯＳトランジスタ５３，５４とを、有している。ＮＭ
ＯＳ５１のソースはグランド端子２３に接続され、ドレ
インがＰＭＯＳ５３のドレイン及びＰＭＯＳ５４のゲー
トに接続されている。ＮＭＯＳ５２のソースはグランド
端子２３に接続され、ドレインがＰＭＯＳ５４のドレイ
ン及びＰＭＯＳ５３のゲートに接続されている。ＮＭＯ
Ｓ５２のドレインは、スイッチ制御信号Ｓ４１をレベル
変換したスイッチ制御信号Ｓ５２を出力する機能を有
し、スイッチマトリクス回路３２に接続されている。Ｐ
ＭＯＳ５３，５４のソースは、電源端子２１に共通接続
されている。The level shift circuit 50 has a control signal S
An N-channel type MOS transistor (hereinafter referred to as NMOS) 51 whose gate is controlled by 41, an NMOS 52 whose gate is controlled by an inverted switch control signal S42,
And P-channel type MOS transistors 53 and 54 which are connected in a crossed manner for holding data. NM
The source of the OS 51 is connected to the ground terminal 23, and the drain is connected to the drain of the PMOS 53 and the gate of the PMOS 54. The source of the NMOS 52 is connected to the ground terminal 23, and the drain is connected to the drain of the PMOS 54 and the gate of the PMOS 53. NMO
The drain of S52 has a function of outputting a switch control signal S52 which is level-converted from the switch control signal S41, and is connected to the switch matrix circuit 32. P
The sources of the MOSs 53 and 54 are commonly connected to the power supply terminal 21.
【００２１】次に、動作を説明する。第１，第２の電源
電圧ＶＤＤ１，ＶＤＤ２を電源端子２１，２２に印加す
ると共に、基準電圧ＶＲＥＦ＋，ＶＲＥＦ−を基準電圧
端子２４，２５に印加すると、第１の電源電圧ＶＤＤ１
によってＡ／Ｄ、Ｄ／Ａコンバータブロック３０が動作
を開始すると共に、第２の電源電圧ＶＤＤ２によってＡ
／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジック回
路６０が動作を開始する。Next, the operation will be described. When the first and second power supply voltages VDD1 and VDD2 are applied to the power supply terminals 21 and 22 and the reference voltages VREF + and VREF− are applied to the reference voltage terminals 24 and 25, the first power supply voltage VDD1
Starts the operation of the A / D and D / A converter block 30, and when the second power supply voltage VDD2
The / D, D / A control logic circuit 40 and the other logic circuit 60 start operating.
【００２２】Ａ／Ｄ、Ｄ／Ａコンバータブロック３０で
は、抵抗ラダー３１によって高電位側基準電圧ＶＲＥＦ
＋と低電位側基準電圧ＶＲＥＦ−との電位差が分圧さ
れ、複数の基準電圧が発生する。この複数の基準電圧は
スイッチマトリクス回路３２で選択され、コンパレータ
３３へ送られる。コンパレータ３３では、スイッチマト
リクス回路３２で選択された基準電圧と、入力端子２６
から入力されるアナログ信号ＡＩＮとを比較し、その比
較結果（ディジタル出力）に応じた制御信号Ｓ３３をＡ
／Ｄ制御ロジック回路４１へ出力する。In the A / D and D / A converter block 30, the high-potential side reference voltage VREF is applied by the resistance ladder 31.
The potential difference between + and the low-potential-side reference voltage VREF- is divided to generate a plurality of reference voltages. The plurality of reference voltages are selected by the switch matrix circuit 32 and sent to the comparator 33. In the comparator 33, the reference voltage selected by the switch matrix circuit 32 and the input terminal 26
The analog signal AIN input from is compared, and the control signal S33 corresponding to the comparison result (digital output) is
Output to the / D control logic circuit 41.
【００２３】Ａ／Ｄ制御ロジック回路４１は、コンパレ
ータ３３からの制御信号Ｓ３３に基づき、スイッチ制御
信号Ｓ４１を生成する。生成されたスイッチ制御信号Ｓ
４１は、インバータ４２で反転され、反転されたスイッ
チ制御信号Ｓ４２が作られ、その相補的なスイッチ制御
信号Ｓ４１，Ｓ４２によってレベルシフト回路５０内の
ＮＭＯＳ５１，５２がゲート制御される。すると、スイ
ッチ制御信号Ｓ４１が第１の電源電圧ＶＤＤ１に応じた
レベルまでシフトされ、そのシフトされたスイッチ制御
信号Ｓ５２がＮＭＯＳ５２のドレインから出力される。
このスイッチ制御信号Ｓ５２により、スイッチマトリク
ス回路３２が制御され、該スイッチマトリクス回路３２
で選択された抵抗ラダー３１の基準電圧がコンパレータ
３３へ送られる。コンパレータ３３は、前記と同様に、
スイッチマトリクス回路３２で選択された基準電圧と、
アナログ信号ＡＩＮとを比較し、その比較結果に応じた
制御信号Ｓ３３をＡ／Ｄ制御ロジック回路４１へ送る。
Ａ／Ｄ制御ロジック回路４１は、前記と同様にスイッチ
制御信号Ｓ４１を生成すると共に、コンパレータ３３か
らの制御信号Ｓ３３を他のロジック回路６０へ送るの
で、そのロジック回路６０で所定のディジタル処理が行
われる。The A / D control logic circuit 41 generates a switch control signal S41 based on the control signal S33 from the comparator 33. Generated switch control signal S
41 is inverted by an inverter 42 to generate an inverted switch control signal S42, and the complementary switch control signals S41 and S42 gate the NMOSs 51 and 52 in the level shift circuit 50. Then, the switch control signal S41 is shifted to a level according to the first power supply voltage VDD1, and the shifted switch control signal S52 is output from the drain of the NMOS 52.
The switch matrix signal 32 is controlled by the switch control signal S52, and the switch matrix circuit 32 is controlled.
The reference voltage of the resistance ladder 31 selected in step 3 is sent to the comparator 33. The comparator 33, as described above,
A reference voltage selected by the switch matrix circuit 32,
The analog signal AIN is compared and a control signal S33 corresponding to the comparison result is sent to the A / D control logic circuit 41.
Since the A / D control logic circuit 41 generates the switch control signal S41 and sends the control signal S33 from the comparator 33 to the other logic circuit 60 in the same manner as described above, the logic circuit 60 performs predetermined digital processing. Be seen.
【００２４】この第２の実施例では、Ａ／Ｄ、Ｄ／Ａコ
ンバータブロック３０を構成する抵抗ラダー型逐次比較
Ａ／Ｄコンバータを第１の電源電圧ＶＤＤ１で駆動し、
その他のＡ／Ｄ制御ロジック回路４１及び他のロジック
回路６０を第２の電源電圧ＶＤＤ２で駆動するようにし
ている。このような構成により、アナログ入力レンジは
ＶＤＤ１，ＶＲＥＦ＋の入力電圧とＶＲＥＦ−，ＧＮＤ
電圧との差が最大（ＭＡＸ）レンジとして入力可能とな
る。また、コンパレータ３３も同様に、ＭＡＸレンジま
で比較可能となり、その比較結果（ディジタル出力）が
制御信号Ｓ３３の形でＡ／Ｄ制御ロジック回路４１へ伝
送されて処理された後、レベルシフト回路５０経由で、
Ａ／Ｄ、Ｄ／Ａコンバータブロック３０内のスイッチマ
トリクス回路３２が制御される。そのため、Ａ／Ｄ、Ｄ
／Ａコンバータブロック３０は広いレンジで使用でき、
Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジック
回路６０が第２の電源電圧ＶＤＤ２で動作するので、的
確に、効率良く、低消費電力化が可能となり、かつ従来
と同様に高精度のアナログ処理が行える。In the second embodiment, the resistance ladder type successive approximation A / D converter constituting the A / D and D / A converter block 30 is driven by the first power supply voltage VDD1.
The other A / D control logic circuit 41 and the other logic circuit 60 are driven by the second power supply voltage VDD2. With this configuration, the analog input range is VDD1, VREF + input voltage and VREF−, GND.
The difference with the voltage can be input as the maximum (MAX) range. Similarly, the comparator 33 can also be compared up to the MAX range, and the comparison result (digital output) is transmitted to the A / D control logic circuit 41 in the form of the control signal S33 and processed, and then passed through the level shift circuit 50. so,
The switch matrix circuit 32 in the A / D and D / A converter block 30 is controlled. Therefore, A / D, D
/ A converter block 30 can be used in a wide range,
Since the A / D, D / A control logic circuit 40 and the other logic circuit 60 operate at the second power supply voltage VDD2, it is possible to accurately, efficiently and reduce power consumption, and to achieve high accuracy as in the conventional case. Analog processing can be performed.
【００２５】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図２の回路では、接地電位ＧＮＤをすべて共通
にしているが、アナログ系ＧＮＤとディジタル系ＧＮＤ
とを分離してもよい。但し、ＧＮＤは同一電圧であるこ
とが条件となる。 （ii） 図１の各ブロックは、図２の回路構成に限定さ
れず、通信回路やマイクロコンピュータ等のモノリシッ
クＩＣの構成に応じて種々の回路で構成できる。 (iii） 図１及び図２では、第１，第２の電源電圧ＶＤ
Ｄ１，ＶＤＤ２をＶＤＤ１＞ＶＤＤ２の関係に設定した
が、第２の電源電圧ＶＤＤ２を第１の電源電圧ＶＤＤ１
と同一にしてモノリシックＩＣを動作させることも可能
である。The present invention is not limited to the above embodiment,
Various modifications are possible. Examples of such modifications include the following. (I) In the circuit of FIG. 2, all the ground potentials GND are common, but the analog GND and the digital GND are used.
And may be separated. However, the condition is that GND has the same voltage. (Ii) Each block of FIG. 1 is not limited to the circuit configuration of FIG. 2, and can be configured by various circuits according to the configuration of a monolithic IC such as a communication circuit or a microcomputer. (iii) In FIGS. 1 and 2, the first and second power supply voltages VD
Although D1 and VDD2 are set to satisfy the relationship of VDD1> VDD2, the second power supply voltage VDD2 is set to the first power supply voltage VDD1.
It is also possible to operate the monolithic IC in the same manner as described above.
【００２６】[0026]
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ａ／Ｄ、Ｄ／Ａコンバータ等といったアナログ信
号を扱う第１の回路ブロックに対しては第１の電源電圧
を使用し、その他の第２の回路ブロックに対しては第２
の電源電圧を使用し、第１の電源電圧＞第２の電源電圧
という電位関係においても動作可能な構成にしている。
そのため、アナログレンジ（入力もしくは出力）を従来
通り確保した上で、ディジタルロジック回路等で構成さ
れる第２の回路ブロックを低電圧駆動によって低消費電
力化を図ることが可能である。従って、的確に、効率良
く、低消費電力化を図り、かつ従来と同様に高精度なア
ナログ処理を実現するＩＣを提供できる。As described in detail above, according to the present invention, the first power supply voltage is used for the first circuit block that handles analog signals such as A / D and D / A converters. , Second for the other second circuit blocks
The power supply voltage is used, and the configuration is such that it can operate even in the potential relationship of the first power supply voltage> the second power supply voltage.
Therefore, it is possible to reduce the power consumption by driving the second circuit block including a digital logic circuit and the like at a low voltage after securing the analog range (input or output) as in the conventional case. Therefore, it is possible to provide an IC that achieves accurate, efficient, low power consumption, and high-precision analog processing as in the past.
【図１】本発明の第１の実施例を示すＡ／Ｄ、Ｄ／Ａコ
ンバータを含むモノリシックＩＣの構成ブロック図であ
る。FIG. 1 is a configuration block diagram of a monolithic IC including A / D and D / A converters showing a first embodiment of the present invention.
【図２】図１のモノリシックＩＣをＡ／Ｄコンバータに
適用した具体例を示す回路図である。2 is a circuit diagram showing a specific example in which the monolithic IC of FIG. 1 is applied to an A / D converter.
【図３】従来のＡ／Ｄ、Ｄ／Ａコンバータを含むモノリ
シックＩＣの構成ブロック図である。FIG. 3 is a configuration block diagram of a monolithic IC including a conventional A / D and D / A converter.
３０ Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク ４０ Ａ／Ｄ、Ｄ／Ａ制御ロジック回路 ５０ レベルシフト回路 ６０ 他のロジック回路 ＡＩＮ 入力アナログ信号 ＡＯＵＴ 出力アナログ信号 ＶＤＤ１ 第１の電源電圧 ＶＤＤ２ 第２の電源電圧 ＶＲＥＦ＋ 高電位側基準電圧 ＶＲＥＦ− 低電位側基準電圧30 A / D, D / A converter block 40 A / D, D / A control logic circuit 50 Level shift circuit 60 Other logic circuit AIN Input analog signal AOUT Output analog signal VDD1 First power supply voltage VDD2 Second power supply voltage VREF + high potential side reference voltage VREF− low potential side reference voltage
Claims (1)
含む半導体集積回路において、 アナログ入力レンジまたはアナログ出力レンジを決定す
る第１の回路ブロックとそれ以外の第２の回路ブロック
のうち、第１の電源電圧で該第１の回路ブロックを駆動
し、該第１の電源電圧に対してそれと同一レベルまたは
低レベルの第２の電源電圧で該第２の回路ブロックを駆
動する構成にすると共に、 前記第２の回路ブロックの信号をレベル変換して前記第
１の回路ブロックへ伝送するレベルシフト回路を設けた
ことを特徴とする半導体集積回路。1. A semiconductor integrated circuit including an analog circuit that performs analog signal processing, wherein a first power supply is included in a first circuit block that determines an analog input range or an analog output range and a second circuit block other than the first circuit block. The first circuit block is driven by a voltage, and the second circuit block is driven by a second power supply voltage having the same level or a low level with respect to the first power supply voltage. A semiconductor integrated circuit comprising a level shift circuit for converting the level of the signal of the second circuit block and transmitting it to the first circuit block.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083604A JPH05284024A (en) | 1992-04-06 | 1992-04-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083604A JPH05284024A (en) | 1992-04-06 | 1992-04-06 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05284024A true JPH05284024A (en) | 1993-10-29 |
Family
ID=13807089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083604A Withdrawn JPH05284024A (en) | 1992-04-06 | 1992-04-06 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05284024A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10114611A1 (en) * | 2001-03-23 | 2002-10-17 | Infineon Technologies Ag | Integrated logic circuit |
| JP2004088264A (en) * | 2002-08-23 | 2004-03-18 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JP2013042278A (en) * | 2011-08-12 | 2013-02-28 | Renesas Electronics Corp | Semiconductor integrated circuit device |
| JP2014013918A (en) * | 2001-03-02 | 2014-01-23 | Qualcomm Incorporated | Mixed analog and digital integrated circuits |
| JP2021082879A (en) * | 2019-11-15 | 2021-05-27 | 富士電機株式会社 | Logic circuit and circuit chip |
-
1992
- 1992-04-06 JP JP4083604A patent/JPH05284024A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014013918A (en) * | 2001-03-02 | 2014-01-23 | Qualcomm Incorporated | Mixed analog and digital integrated circuits |
| DE10114611A1 (en) * | 2001-03-23 | 2002-10-17 | Infineon Technologies Ag | Integrated logic circuit |
| JP2004088264A (en) * | 2002-08-23 | 2004-03-18 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JP2013042278A (en) * | 2011-08-12 | 2013-02-28 | Renesas Electronics Corp | Semiconductor integrated circuit device |
| JP2021082879A (en) * | 2019-11-15 | 2021-05-27 | 富士電機株式会社 | Logic circuit and circuit chip |
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|---|---|---|---|
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