JPH05282256A - プロセッサ間メッセージ通信方法 - Google Patents
プロセッサ間メッセージ通信方法Info
- Publication number
- JPH05282256A JPH05282256A JP36001091A JP36001091A JPH05282256A JP H05282256 A JPH05282256 A JP H05282256A JP 36001091 A JP36001091 A JP 36001091A JP 36001091 A JP36001091 A JP 36001091A JP H05282256 A JPH05282256 A JP H05282256A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- message
- communication
- bus
- intra
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 緊急通信の優先的種理を含むシステム全体の
性能向上を図ったプロセッサ間メッセージ通信方法を提
供すること。 【構成】 複数のプロセッサ１，２，３を接続する場合
に、各々のプロセッサ１，２，３が特定共有メモリシス
テムに対して共通システムバス２６とは別の各プロセッ
サ間を接続するキャッシュ通信バス５０を使用し、プロ
セッサ間メッセージ通信を行い、各々のプロセッサ上に
はキャッシュ通信バス５０から直接アクセス可能なプロ
セッサ間メッセージ通信用の数組のメッセージバッフア
３２，３３，３４，３５を持ち、各々のメッセージバッ
フア３２，３３，３４，３５にはプロセッサ間メッセー
ジ通信の緊急度によって優先度づけがなされており、メ
ッセージバッフア３２，３３，３４，３５は各々に固有
のサイクル時間のサンプルウインドウでのみプロセッサ
に認識させるための割り込み処理を発生させる、という
手法が採っている。
性能向上を図ったプロセッサ間メッセージ通信方法を提
供すること。 【構成】 複数のプロセッサ１，２，３を接続する場合
に、各々のプロセッサ１，２，３が特定共有メモリシス
テムに対して共通システムバス２６とは別の各プロセッ
サ間を接続するキャッシュ通信バス５０を使用し、プロ
セッサ間メッセージ通信を行い、各々のプロセッサ上に
はキャッシュ通信バス５０から直接アクセス可能なプロ
セッサ間メッセージ通信用の数組のメッセージバッフア
３２，３３，３４，３５を持ち、各々のメッセージバッ
フア３２，３３，３４，３５にはプロセッサ間メッセー
ジ通信の緊急度によって優先度づけがなされており、メ
ッセージバッフア３２，３３，３４，３５は各々に固有
のサイクル時間のサンプルウインドウでのみプロセッサ
に認識させるための割り込み処理を発生させる、という
手法が採っている。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサが共
通バスによって間接的に接続されるマルチプロセッサシ
ステムに関し、特に複数のプロセッサ間に互いに情報を
やり取りし、１つのタスクを複数のプロセッサに割り振
ることにより高性能を発揮する密結合型のマルチプロセ
ッサシステムにおけるプロセッサ間メッセージ通信方法
に関する。
通バスによって間接的に接続されるマルチプロセッサシ
ステムに関し、特に複数のプロセッサ間に互いに情報を
やり取りし、１つのタスクを複数のプロセッサに割り振
ることにより高性能を発揮する密結合型のマルチプロセ
ッサシステムにおけるプロセッサ間メッセージ通信方法
に関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムとし
て、システム内にある一定容量の共有メモリ領域を持
ち、共有メモリのある固定されたアドレス領域を利用
し、プロセッサ間メッセージ通信の発行側のプロセッサ
が前記アドレス領域にメッセージデータを書き込み、メ
ッセージ受信させたいプロセッサに割り込み処理を実行
し、再び受信側のプロセッサが前記アドレス領域を読み
込むことにより、プロセッサ間メッセージ通信を実行す
るという密結合型のマルチプロセッサシステムがあっ
た。
て、システム内にある一定容量の共有メモリ領域を持
ち、共有メモリのある固定されたアドレス領域を利用
し、プロセッサ間メッセージ通信の発行側のプロセッサ
が前記アドレス領域にメッセージデータを書き込み、メ
ッセージ受信させたいプロセッサに割り込み処理を実行
し、再び受信側のプロセッサが前記アドレス領域を読み
込むことにより、プロセッサ間メッセージ通信を実行す
るという密結合型のマルチプロセッサシステムがあっ
た。
【０００３】
【発明が解決しようとする課題】従来の密結合型マルチ
プロセッサシステムに於けるプロセッサ間メッセージ通
信は、共有メモリ領域内のある固定されたアドレス領域
を利用して処理を行うため、必ず２回以上のメモリアク
セスが発生してシステムバスや共有メモリの負荷による
影響が大きくなり、一定数以上のバスマスタ数になると
システムバスの負荷の増大によりプロセッサ間のメッセ
ージ通信のレスポンスが悪くなるという問題がある。ま
た、複数のプロセッサ間メッセージ通信がある１つのプ
ロセッサに対して実行されると、受信側プロセッサはど
のメッセージ通信の緊急度が高いかを判別することが出
来ないため、ある固定された優先度順位に基づいて発行
側プロセッサに依頼された処理を実行するため、受信タ
イミングによって緊急度の低いプロセッサ間メッセージ
通信に対してサービスを行う場合が多く発生し、緊急度
の高いプロセッサ間メッセージ通信などシステム性能に
寄与する処理のレスポンスが悪くなり、システム全体の
性能が下がるという欠点があった。
プロセッサシステムに於けるプロセッサ間メッセージ通
信は、共有メモリ領域内のある固定されたアドレス領域
を利用して処理を行うため、必ず２回以上のメモリアク
セスが発生してシステムバスや共有メモリの負荷による
影響が大きくなり、一定数以上のバスマスタ数になると
システムバスの負荷の増大によりプロセッサ間のメッセ
ージ通信のレスポンスが悪くなるという問題がある。ま
た、複数のプロセッサ間メッセージ通信がある１つのプ
ロセッサに対して実行されると、受信側プロセッサはど
のメッセージ通信の緊急度が高いかを判別することが出
来ないため、ある固定された優先度順位に基づいて発行
側プロセッサに依頼された処理を実行するため、受信タ
イミングによって緊急度の低いプロセッサ間メッセージ
通信に対してサービスを行う場合が多く発生し、緊急度
の高いプロセッサ間メッセージ通信などシステム性能に
寄与する処理のレスポンスが悪くなり、システム全体の
性能が下がるという欠点があった。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、緊急通信の優先的種理を含むシステ
ム全体の性能向上を図ったプロセッサ間メッセージ通信
方法を提供することを、その目的とする。
を改善し、とくに、緊急通信の優先的種理を含むシステ
ム全体の性能向上を図ったプロセッサ間メッセージ通信
方法を提供することを、その目的とする。
【０００５】
【課題を解決するための手段】本発明では、複数のプロ
セッサを接続する場合に、各々のプロセッサが特定共有
メモリシステムに対して共通システムバスとは別の各プ
ロセッサ間を接続するキャッシュ通信バスを使用し、プ
ロセッサ間メッセージ通信を行い、各々のプロセッサ上
にはキャッシュ通信バスから直接アクセス可能なプロセ
ッサ間メッセージ通信用の数組のメッセージバッフアを
持ち、各々のメッセージバッフアにはプロセッサ間メッ
セージ通信の緊急度によって優先度づけがなされてお
り、メッセージバッフアは各々に固有のサイクル時間の
サンプルウインドウでのみプロセッサに認識させるため
の割り込み処理を発生させる、という手法が採られてい
る。これによって前述した目的を達成しようとするもの
である。
セッサを接続する場合に、各々のプロセッサが特定共有
メモリシステムに対して共通システムバスとは別の各プ
ロセッサ間を接続するキャッシュ通信バスを使用し、プ
ロセッサ間メッセージ通信を行い、各々のプロセッサ上
にはキャッシュ通信バスから直接アクセス可能なプロセ
ッサ間メッセージ通信用の数組のメッセージバッフアを
持ち、各々のメッセージバッフアにはプロセッサ間メッ
セージ通信の緊急度によって優先度づけがなされてお
り、メッセージバッフアは各々に固有のサイクル時間の
サンプルウインドウでのみプロセッサに認識させるため
の割り込み処理を発生させる、という手法が採られてい
る。これによって前述した目的を達成しようとするもの
である。
【０００６】
【実施例】以下、本発明の一実施例を、図１ないし図２
基づいて説明する。図１に、複数のプロセッサが接続さ
れ、分散処理マルチプロセッサ対応のオペレーティング
システム上でデバイスドライバやアプリケーションがス
レッド単位の並列処理を行うコンピュータシステムの一
例を示す。この図１に於いて、プロセッサ１は内部キャ
ッシュバス１０を介してキャシュメモリ７及びメッセー
ジ通信制御部４と接続されており、キャシュメモリ７は
共通システムバス２６を介して共有メモリシステム３
０，キャシュ通信バス２５を介してプロセッサボード１
７上のキャッシュメモリ８，プロセッサボード１８上の
キャッシュメモリ９と接続されている。
基づいて説明する。図１に、複数のプロセッサが接続さ
れ、分散処理マルチプロセッサ対応のオペレーティング
システム上でデバイスドライバやアプリケーションがス
レッド単位の並列処理を行うコンピュータシステムの一
例を示す。この図１に於いて、プロセッサ１は内部キャ
ッシュバス１０を介してキャシュメモリ７及びメッセー
ジ通信制御部４と接続されており、キャシュメモリ７は
共通システムバス２６を介して共有メモリシステム３
０，キャシュ通信バス２５を介してプロセッサボード１
７上のキャッシュメモリ８，プロセッサボード１８上の
キャッシュメモリ９と接続されている。
【０００７】共有メモリシステム３０は、Ｄ−ＲＡＭで
構成されておりオペレーティングシステムカーネル部及
び一般アプリケーションプログラムを収納するための十
分なメモリ容量を持っている。キャシュメモリ７，８，
９は、共有メモリシステム３０の競合を減少させシステ
ム性能を向上させるために搭載されており、高速動作の
スタティックＲＡＭで構成されている。同様に、プロセ
ッサ２は、内部キャッシュバス１１を介してキャシュメ
モリ８及びメッセージ通信制御部５と接続されており、
キャシュメモリ８は共通システムバス２６に接続されて
いる。プロセッサ３は、内部キャシュバス１２を介して
キャシュメモリ９及びメッセージ通信制御部６と接続さ
れており、キャシュメモリ９は共通システムバス２６に
接続されている。
構成されておりオペレーティングシステムカーネル部及
び一般アプリケーションプログラムを収納するための十
分なメモリ容量を持っている。キャシュメモリ７，８，
９は、共有メモリシステム３０の競合を減少させシステ
ム性能を向上させるために搭載されており、高速動作の
スタティックＲＡＭで構成されている。同様に、プロセ
ッサ２は、内部キャッシュバス１１を介してキャシュメ
モリ８及びメッセージ通信制御部５と接続されており、
キャシュメモリ８は共通システムバス２６に接続されて
いる。プロセッサ３は、内部キャシュバス１２を介して
キャシュメモリ９及びメッセージ通信制御部６と接続さ
れており、キャシュメモリ９は共通システムバス２６に
接続されている。
【０００８】また、磁気テープ装置２９，ハードディス
ク装置２８，キー入力装置２７などのＩ／Ｏアダプタ等
は、全て共通システムバス２６によって接続されてい
る。共通システムバス２６は、共通システムバス調整装
置３１によって調停処理を行われている。内部キャシュ
バス１０，１１，１２とキャシュ通信バス２５及びキャ
ッシュシステム７，８，９は、電気的負荷の小さい高速
デバイスで構成されており、プロセッサクロックに同期
した高速クロックで動作している。それぞれのプロセッ
サで実行されるＯＳ及びその他のアプリケーションプロ
グラムは、全て共通システムバス２６によって接続され
る共有メモリシステム３０及びキャッシュメモリ７，
８，９上で実行される。
ク装置２８，キー入力装置２７などのＩ／Ｏアダプタ等
は、全て共通システムバス２６によって接続されてい
る。共通システムバス２６は、共通システムバス調整装
置３１によって調停処理を行われている。内部キャシュ
バス１０，１１，１２とキャシュ通信バス２５及びキャ
ッシュシステム７，８，９は、電気的負荷の小さい高速
デバイスで構成されており、プロセッサクロックに同期
した高速クロックで動作している。それぞれのプロセッ
サで実行されるＯＳ及びその他のアプリケーションプロ
グラムは、全て共通システムバス２６によって接続され
る共有メモリシステム３０及びキャッシュメモリ７，
８，９上で実行される。
【０００９】図２は各々のプロセッサボード上に搭載さ
れるメッセージ通信制御部の詳細を示す。メッセージ通
信制御部は、プロセッサ割り込み制御部４８、メッセー
ジバッファ３２，３３，３４，３５とタイムカウンタ４
０，４１，４２，４３、カウントセットレジスタ３６，
３７，３８，３９、カウント比較器４４，４５，４６，
４７で構成されており、各メッセージバッファにはキャ
ッシュ通信バス５０を介して他のプロセッサボード上の
プロセッサから直接書き込みすることができる。
れるメッセージ通信制御部の詳細を示す。メッセージ通
信制御部は、プロセッサ割り込み制御部４８、メッセー
ジバッファ３２，３３，３４，３５とタイムカウンタ４
０，４１，４２，４３、カウントセットレジスタ３６，
３７，３８，３９、カウント比較器４４，４５，４６，
４７で構成されており、各メッセージバッファにはキャ
ッシュ通信バス５０を介して他のプロセッサボード上の
プロセッサから直接書き込みすることができる。
【００１０】メッセージバッファにはそれぞれプロセッ
サ間メッセージ通信処理に関する優先度づけがなされて
おり、優先度の高い順にメッセージバッファ３２，３
３，３４，３５の順となる。タイムカウンタ４０，４
１，４２，４３は、プロセッサクロックによって絶えず
インクリメントカウントを行っており、それぞれのカウ
ント値が対応するカウントセットレジスタ３６，３７，
３８，３９と同値となったときにカウント比較器からの
パルスがプロセッサ割り込み制御部４８に入力される。
プロセッサが割り込みを受け付けたことをプロセッサ割
り込み制御部４８が認識すると、タイムカウンタはリセ
ットされ、初期値（０）から再びインクリメントカウン
トを開始する。プロセッサ割り込み制御部４８は、カウ
ント比較器４４，４５，４６，４７のパルス出力を監視
し、パルス出力をトリガとしてプロセッサに対してプロ
セッサ割り込み信号４９を有効にして割り込みを発生さ
せる。
サ間メッセージ通信処理に関する優先度づけがなされて
おり、優先度の高い順にメッセージバッファ３２，３
３，３４，３５の順となる。タイムカウンタ４０，４
１，４２，４３は、プロセッサクロックによって絶えず
インクリメントカウントを行っており、それぞれのカウ
ント値が対応するカウントセットレジスタ３６，３７，
３８，３９と同値となったときにカウント比較器からの
パルスがプロセッサ割り込み制御部４８に入力される。
プロセッサが割り込みを受け付けたことをプロセッサ割
り込み制御部４８が認識すると、タイムカウンタはリセ
ットされ、初期値（０）から再びインクリメントカウン
トを開始する。プロセッサ割り込み制御部４８は、カウ
ント比較器４４，４５，４６，４７のパルス出力を監視
し、パルス出力をトリガとしてプロセッサに対してプロ
セッサ割り込み信号４９を有効にして割り込みを発生さ
せる。
【００１１】そして、プロセッサの割り込み応答時に他
のプロセッサからの各メッセージバッファの出力イネー
ブルを制御し、プロセッサ間通信メッセージを内部キャ
ッシュバス５０を通してプロセッサに入力する動作を行
う。また、各々のタイムカウンタの設定値は、システム
起動時及びシステム稼働中に割り込み処理を禁止させ
て、内部キャッシュバス５０を通してカウント値を書き
換えることが可能であり、システム設定に応じて変化さ
せることができる。
のプロセッサからの各メッセージバッファの出力イネー
ブルを制御し、プロセッサ間通信メッセージを内部キャ
ッシュバス５０を通してプロセッサに入力する動作を行
う。また、各々のタイムカウンタの設定値は、システム
起動時及びシステム稼働中に割り込み処理を禁止させ
て、内部キャッシュバス５０を通してカウント値を書き
換えることが可能であり、システム設定に応じて変化さ
せることができる。
【００１２】カウント設定値は、メッセージバッファに
よって異なっており、ここでは設定値の小さい順にカウ
ントセットレジスタ３６，３７，３８，３９の順とな
る。すなわち、タイムカウンタのパルス出力の発生頻度
の高い順に整列すると、メッセージバッファ３２，３
３，３４，３５の順となる。ここで、プロセッサ１が共
有メモリシステム上のあるプログラムを実行する場合、
システム内で負荷状態の低いプロセッサを探し、複数の
プロセッサでプログラムを実行できる環境を整えるた
め、プログラムを並列実行可能なスレッド単位に分割し
始める。
よって異なっており、ここでは設定値の小さい順にカウ
ントセットレジスタ３６，３７，３８，３９の順とな
る。すなわち、タイムカウンタのパルス出力の発生頻度
の高い順に整列すると、メッセージバッファ３２，３
３，３４，３５の順となる。ここで、プロセッサ１が共
有メモリシステム上のあるプログラムを実行する場合、
システム内で負荷状態の低いプロセッサを探し、複数の
プロセッサでプログラムを実行できる環境を整えるた
め、プログラムを並列実行可能なスレッド単位に分割し
始める。
【００１３】プロセッサ２の負荷状態が低いことを検出
したプロセッサ１は、分割されたスレッド内の数スレッ
ドをプロセッサ２に実行させるために、プロセッサ２に
対してキャッシュ通信バス５０を介したプロセッサ間メ
ッセージ通信を発行する。この場合、プロセッサ１で実
行されるスレッドと比較して、プロセッサ２で実行され
るスレッドの優先度が最も低い場合は、プロセッサ１は
プロセッサ２のボードに搭載されるプロセッサ間メッセ
ージ通信用のメッセージバッファの内、最も優先度の低
いメッセージバッファ３５にメッセージを書き込む。こ
の場合、メッセージバッファ３５に付随するカウントセ
ットレジスタ３９のパルス発生設定値が非常に大きいた
め、例えばプロセッサクロック100 ［ＭＨｚ］（サイク
ルタイム10［ｎｓ］）でパルス発生設定値が100000の場
合、プロセッサ２に対する割り込みが発生する迄の時間
は10［ｎｓ］から１［ｍｓ］までの範囲で発生すること
になり、平均値を示す平均割り込みサービス時間は500
［μｓ］になる。
したプロセッサ１は、分割されたスレッド内の数スレッ
ドをプロセッサ２に実行させるために、プロセッサ２に
対してキャッシュ通信バス５０を介したプロセッサ間メ
ッセージ通信を発行する。この場合、プロセッサ１で実
行されるスレッドと比較して、プロセッサ２で実行され
るスレッドの優先度が最も低い場合は、プロセッサ１は
プロセッサ２のボードに搭載されるプロセッサ間メッセ
ージ通信用のメッセージバッファの内、最も優先度の低
いメッセージバッファ３５にメッセージを書き込む。こ
の場合、メッセージバッファ３５に付随するカウントセ
ットレジスタ３９のパルス発生設定値が非常に大きいた
め、例えばプロセッサクロック100 ［ＭＨｚ］（サイク
ルタイム10［ｎｓ］）でパルス発生設定値が100000の場
合、プロセッサ２に対する割り込みが発生する迄の時間
は10［ｎｓ］から１［ｍｓ］までの範囲で発生すること
になり、平均値を示す平均割り込みサービス時間は500
［μｓ］になる。
【００１４】また、プロセッサ２で実行されるスレッド
の優先度が高い場合は、プロセッサ１はプロセッサ２の
ボードに搭載されるプロセッサ間メッセージ通信用のメ
ッセージバッファの内、最も優先度の高いメッセージバ
ッファ３２にメッセージを書き込む。この場合はカウン
トセットレジスタ３６のパルス発生設定値が小さいた
め、例えば1000の場合、プロセッサ２に対する割り込み
が発生する迄の時間は10［ｎｓ］から10［μｓ］までの
範囲で発生することになり、平均割り込みサービス時間
は５［μｓ］になる。同様にしてプロセッサ１からプロ
セッサ３に対してプロセッサ間メッセージ通信が発行さ
れ、その10［μｓ］後にプロセッサ２からプロセッサ３
に対してプロセッサ間メッセージ通信が発行され、プロ
セッサ１から発行されたプロセッサ間メッセージ通信は
緊急度が低く、プロセッサ２から発行されたプロセッサ
間メッセージ通信の緊急度が高い場合、プロセッサ１は
プロセッサ３ボード上の優先度のやや低いメッセージバ
ッファ３８にメッセージを書き込む。その後プロセッサ
２からプロセッサ３ボード上の優先度の最も高いメッセ
ージバッファ３２にデータが書き込まれる。
の優先度が高い場合は、プロセッサ１はプロセッサ２の
ボードに搭載されるプロセッサ間メッセージ通信用のメ
ッセージバッファの内、最も優先度の高いメッセージバ
ッファ３２にメッセージを書き込む。この場合はカウン
トセットレジスタ３６のパルス発生設定値が小さいた
め、例えば1000の場合、プロセッサ２に対する割り込み
が発生する迄の時間は10［ｎｓ］から10［μｓ］までの
範囲で発生することになり、平均割り込みサービス時間
は５［μｓ］になる。同様にしてプロセッサ１からプロ
セッサ３に対してプロセッサ間メッセージ通信が発行さ
れ、その10［μｓ］後にプロセッサ２からプロセッサ３
に対してプロセッサ間メッセージ通信が発行され、プロ
セッサ１から発行されたプロセッサ間メッセージ通信は
緊急度が低く、プロセッサ２から発行されたプロセッサ
間メッセージ通信の緊急度が高い場合、プロセッサ１は
プロセッサ３ボード上の優先度のやや低いメッセージバ
ッファ３８にメッセージを書き込む。その後プロセッサ
２からプロセッサ３ボード上の優先度の最も高いメッセ
ージバッファ３２にデータが書き込まれる。
【００１５】プロセッサ１のメッセージ書き込み時のメ
ッセージバッファ３４に対応するタイムカウンタ４２の
カウント値が5000で、プロセッサ２のメッセージ書き込
み時のメッセージバッファ３２に対応するタイムカウン
タ４０のカウント値が500 の場合、プロセッサ２のメッ
セージ時の双方のカウント値はタイムカウンタ４２は60
00で、タイムカウンタ４０は500 である。すわなちプロ
セッサ１からのメッセージがプロセッサ３で処理される
のはタイムカウンタ４２のカウント値が10000になる40
［μｓ］後であり、プロセッサ２からのメッセージがプ
ロセッサ３で処理されるのがタイムカウンタ４０のカウ
ント値が1000になる５［μｓ］後となる。ここで、プロ
セッサ１からプロセッサ３に対して依頼される緊急度の
低いプロセッサ間メッセージ通信の処理時間が１［ｍ
ｓ］であったとすると、緊急度の高いプロセッサ１から
のプロセッサ間メッセージ通信は、発行された順序で割
り込みを入力する場合と比較すると995 ［μｓ］早くサ
ービスされることになる。
ッセージバッファ３４に対応するタイムカウンタ４２の
カウント値が5000で、プロセッサ２のメッセージ書き込
み時のメッセージバッファ３２に対応するタイムカウン
タ４０のカウント値が500 の場合、プロセッサ２のメッ
セージ時の双方のカウント値はタイムカウンタ４２は60
00で、タイムカウンタ４０は500 である。すわなちプロ
セッサ１からのメッセージがプロセッサ３で処理される
のはタイムカウンタ４２のカウント値が10000になる40
［μｓ］後であり、プロセッサ２からのメッセージがプ
ロセッサ３で処理されるのがタイムカウンタ４０のカウ
ント値が1000になる５［μｓ］後となる。ここで、プロ
セッサ１からプロセッサ３に対して依頼される緊急度の
低いプロセッサ間メッセージ通信の処理時間が１［ｍ
ｓ］であったとすると、緊急度の高いプロセッサ１から
のプロセッサ間メッセージ通信は、発行された順序で割
り込みを入力する場合と比較すると995 ［μｓ］早くサ
ービスされることになる。
【００１６】
【発明の効果】以上説明したように、本発明によると、
優先度の高いメッセージバッファに書き込まれたプロセ
ッサ間通信メッセージが、優先度の低いメッセージより
も先に処理される確率が高くなり、緊急のプロセッサ間
メッセージ通信が優先度の低いものに待たされることが
非常に少なくなり、これによりプロセッサ間メッセージ
通信の優先度に応じてマルチプロセッサシステムのプロ
セッサ能力を振り分けることが可能となり、その結果シ
ステム全体の総合的な性能向上を図り得るという従来に
ない優れたプロセッサ間メッセージ通信方法を提供する
ことができる。
優先度の高いメッセージバッファに書き込まれたプロセ
ッサ間通信メッセージが、優先度の低いメッセージより
も先に処理される確率が高くなり、緊急のプロセッサ間
メッセージ通信が優先度の低いものに待たされることが
非常に少なくなり、これによりプロセッサ間メッセージ
通信の優先度に応じてマルチプロセッサシステムのプロ
セッサ能力を振り分けることが可能となり、その結果シ
ステム全体の総合的な性能向上を図り得るという従来に
ない優れたプロセッサ間メッセージ通信方法を提供する
ことができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１内におけるメッセージ通信制御部の具体例
を示すブロック図である。
を示すブロック図である。
１，２，３ プロセッサ ４，５，６ メッセージ通信制御部 ７，８，９ キャッシュメモリ １０，１１，１２ 内部キャッシュバス １３，１４，１５ 割り込み信号 １６，１７，１８ プロセッサボード １９，２０，２１ 共通バス要求信号 ２２，２３，２４ 共通バス許可信号 ２５ キャッシュ通信バス ２６ 共通システムバス ３０ 共有メインメモリ ３１ 共通バス調停装置 ３２，３３，３４，３５ メッセージバッファ ３６，３７，３８，３９ カウントセットレジスタ ４０，４１，４２，４３ タイムカウンタ ４４，４５，４６，４７ カウント比較器 ４８ プロセッサ割り込み制御 ４９ プロセッサ割り込み信号 ５０ キャッシュ通信バス ５１ プロセッサクロック
Claims (1)
- 【請求項１】 複数のプロセッサがシステム内の共通シ
ステムバスによって間接的に接続されているマルチプロ
セッサシステムにおいて、それぞれプロセッサボード上
にプロセッサ間メッセージ通信用のメッセージバッフア
を持ち、それぞれのメッセージバッフアに緊急度の大き
い順に優先度を定義し、通信処理の優先度によって適性
にプロセッサ能力を割り振ることを特徴とするプロセッ
サ間メッセージ通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36001091A JPH05282256A (ja) | 1991-12-27 | 1991-12-27 | プロセッサ間メッセージ通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36001091A JPH05282256A (ja) | 1991-12-27 | 1991-12-27 | プロセッサ間メッセージ通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282256A true JPH05282256A (ja) | 1993-10-29 |
Family
ID=18467431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36001091A Withdrawn JPH05282256A (ja) | 1991-12-27 | 1991-12-27 | プロセッサ間メッセージ通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6578064B1 (en) | 1994-04-14 | 2003-06-10 | Hitachi, Ltd. | Distributed computing system |
-
1991
- 1991-12-27 JP JP36001091A patent/JPH05282256A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6578064B1 (en) | 1994-04-14 | 2003-06-10 | Hitachi, Ltd. | Distributed computing system |
| US6957434B2 (en) | 1994-04-14 | 2005-10-18 | Hitachi, Ltd. | Distributed computing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10649935B2 (en) | Deferred inter-processor interrupts | |
| US5168568A (en) | Delaying arbitration of bus access in digital computers | |
| US5560016A (en) | System and method for dynamic bus access prioritization and arbitration based on changing bus master request frequency | |
| US5682551A (en) | System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto | |
| AU687627B2 (en) | Multiprocessor system bus protocol for optimized accessing of interleaved storage modules | |
| JPH07230347A (ja) | Ｓｃｓｉディスクドライブパワーダウン装置 | |
| JP3519182B2 (ja) | 情報処理システムおよびバスアービタならびにバス制御方法 | |
| EP0355463A2 (en) | Timer channel with multiple timer reference features | |
| JPH04312160A (ja) | マルチプロセッサシステムおよびそのメッセージ送受信制御装置 | |
| US6393505B1 (en) | Methods and apparatus for data bus arbitration | |
| US20240143392A1 (en) | Task scheduling method, chip, and electronic device | |
| EP3770759A1 (en) | Wake-up and scheduling of functions with context hints | |
| CN109933549B (zh) | 一种适用于risc-v处理器的中断控制器 | |
| JPS63310051A (ja) | プログラム入出力命令を含む入出力プロセスの実行方法および装置 | |
| US5953535A (en) | Using intelligent bus bridges with pico-code to service interrupts and improve interrupt response | |
| JPH05282256A (ja) | プロセッサ間メッセージ通信方法 | |
| US6105082A (en) | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle | |
| EP2657847A1 (en) | Information processing system | |
| JPH0656602B2 (ja) | キヤツシユを有するプロセツサのための優先制御システム | |
| JP4151362B2 (ja) | バス調停方式、データ転送装置、及びバス調停方法 | |
| JP2585905B2 (ja) | マルチタスク実行装置 | |
| JP3124544B2 (ja) | バス制御装置 | |
| JPH0973429A (ja) | コンピュータシステム及びバス間制御回路 | |
| JP5494925B2 (ja) | 半導体集積回路、情報処理装置およびプロセッサ性能保証方法 | |
| JPH0281254A (ja) | マルチプロセッサ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |