JPH0528118A - Exclusive control register device - Google Patents
Exclusive control register deviceInfo
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- JPH0528118A JPH0528118A JP3203839A JP20383991A JPH0528118A JP H0528118 A JPH0528118 A JP H0528118A JP 3203839 A JP3203839 A JP 3203839A JP 20383991 A JP20383991 A JP 20383991A JP H0528118 A JPH0528118 A JP H0528118A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本願発明は、複数個の演算プロセ
ッサからなる演算処理装置と、該演算プロセッサ間の排
他制御に用いられる排他制御用レジスタ装置より構成さ
れる情報処理装置において、複数個の演算プロセッサ間
の排他制御を行う排他制御用レジスタ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus comprising an arithmetic processing device comprising a plurality of arithmetic processors and an exclusive control register device used for exclusive control between the arithmetic processors. The present invention relates to an exclusive control register device that performs exclusive control between arithmetic processors.
【０００２】[0002]
【従来の技術】複数個の演算プロセッサ間の排他制御、
同期制御のために、排他制御用レジスタに対し、ロック
命令とアンロック命令が用いられる。ロック命令とは、
演算プロセッサが、排他制御装置内の複数の排他制御用
レジスタの中から、ある排他制御用レジスタを指定し、
該レジスタの値を読み出し、読み出された該レジスタの
値が０値（アンロック状態）であれば、演算該レジスタ
に０値以外の値を書き込み、読み出された該レジスタの
値が０値以外（ロック状態）であれば書き込みを行なわ
ない命令である。但し、この読み出し、書き込みの二つ
の動作は不可分に行なわれる。アンロック命令とは、ロ
ック状態をアンロック状態に解除する命令である。2. Description of the Related Art Exclusive control among a plurality of arithmetic processors,
For synchronous control, a lock instruction and an unlock instruction are used for the exclusive control register. What is a lock command?
The arithmetic processor specifies a certain exclusive control register from a plurality of exclusive control registers in the exclusive control device,
The value of the register is read, and if the read value of the register is 0 value (unlocked state), a value other than 0 is written to the operation register, and the read value of the register is 0 value. It is an instruction that does not write if it is other than (locked state). However, the two operations of reading and writing are inseparably performed. The unlock instruction is an instruction for releasing the locked state to the unlocked state.
【０００３】このロック命令を排他制御用レジスタ装置
で処理する場合、排他制御用レジスタの読み出し、並び
に書き込みが各々１サイクルタイム必要であるとしたと
き、該レジスタ装置のロック命令受付能力（スループッ
ト）を１サイクルタイム／１命令で実現するためには、
該レジスタを１Ｒ＆１Ｗの２ポートレジスタ（読み込み
と書き込みが同時にかつ独立にアクセス可能なレジス
タ）によって構成する必要がある。一方、１Ｒ／１Ｗの
１ポートレジスタ（読み込みと書き込みのいづれか一方
のみアクセス可能なレジスタ）によって構成された場合
には、スループットは２サイクルタイム／１命令にな
る。When this lock instruction is processed by the exclusive control register device, if it is necessary to read and write the exclusive control register for one cycle time respectively, the lock command acceptance capability (throughput) of the register device is increased. To realize with 1 cycle time / 1 instruction,
It is necessary to configure the register with a 1R & 1W two-port register (a register that can be read and written simultaneously and independently). On the other hand, when it is configured by a 1R / 1W 1-port register (a register that can access only one of read and write), the throughput is 2 cycle time / 1 instruction.
【０００４】[0004]
【発明が解決しようとする課題】複数個の演算プロセッ
サ間の排他制御では、演算プロセッサが排他制御用レジ
スタ装置に対してロック命令発行を行なってから、該レ
ジスタから読み出されたデータが返ってくる時間（ター
ンアラウンドタイム）の高速性が要求される。上述した
従来の装置では、どちらの構成でもターンアラウンドタ
イムは１サイクルタイムで済む。In exclusive control among a plurality of arithmetic processors, after the arithmetic processor issues a lock instruction to the exclusive control register device, the data read from the registers is returned. High speed of coming time (turnaround time) is required. In the conventional device described above, the turnaround time is one cycle time in either configuration.
【０００５】一方、演算処理装置の性能向上を、演算プ
ロセッサ台数の増加による並列化によって実現する場
合、排他制御用レジスタに対するアクセスが集中して発
生するので、該レジスタ装置のスループットも重要にな
ってくる。このため、高スループットの確保のために
は、上述した１Ｒ＆１Ｗの２ポートレジスタ構成による
排他制御用レジスタ装置が必要になる。しかし、演算プ
ロセッサ台数の増加に従う排他制御用レジスタ容量の増
大化に対応するために前述の２ポートレジスタを大容量
分用意することは困難である。On the other hand, when the performance improvement of the arithmetic processing unit is realized by the parallelization due to the increase in the number of arithmetic processors, the access to the exclusive control register occurs intensively, and the throughput of the register unit also becomes important. come. Therefore, in order to ensure high throughput, the exclusive control register device having the above-described 1R & 1W two-port register configuration is required. However, it is difficult to prepare the above-mentioned two-port registers for a large capacity in order to cope with the increase in the exclusive control register capacity as the number of arithmetic processors increases.
【０００６】[0006]
【課題を解決するための手段】前述の課題を解決するた
めの本願の発明は、複数個の演算プロセッサ間の排他制
御に用いられる排他制御用レジスタ装置であって、読み
出しと書き込みが独立かつ同時に可能な２ポートレジス
タと、読み出しまたは書き込みのいづれか一方のみ可能
な１ポートレジスタの２階層の記憶階層から構成され
る。The invention of the present application for solving the above-mentioned problems is an exclusive control register device used for exclusive control between a plurality of arithmetic processors, wherein reading and writing are independent and simultaneous. It is composed of two possible storage layers of a 2-port register and a 1-port register capable of either reading or writing.
【０００７】[0007]
【実施例】以下、本願発明の一実施例を図を参照して説
明する。図１は本発明による排他制御用レジスタ装置の
一実施例である。排他制御用レジスタ装置付きマルチ演
算プロセッサ装置は、演算プロセッサ部１（９）、マル
チプレクサ２、排他制御用レジスタ装置３、デマルチプ
レクサ８より構成される。ここで、演算プロセッサ部１
と演算プロセッサ部９は便宜上分けて書かれているが、
これらは同一のものである。演算プロセッサ部１（９）
は、複数の演算プロセッサ１１、１２、…、１ｎより構
成される。演算プロセッサ９１、９２、…、９ｎは各々
１１、１２、…、１ｎと同一である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of an exclusive control register device according to the present invention. The multi-processor unit with an exclusive control register device is composed of an arithmetic processor unit 1 (9), a multiplexer 2, an exclusive control register device 3, and a demultiplexer 8. Here, the arithmetic processor unit 1
And the arithmetic processor unit 9 are separately written for convenience,
These are the same. Arithmetic processor 1 (9)
Is composed of a plurality of arithmetic processors 11, 12, ..., 1n. , 9n are the same as 11, 12, ..., 1n, respectively.
【０００８】排他制御用レジスタ装置３は、１Ｒ＆１Ｗ
の２ポートレジスタより構成されるキャッシュ部４、１
Ｒ／１Ｗの１ポートレジスタより構成される排他制御用
レジスタ部５、前命令が書き込みを行なうか否かを示す
フラグ（書き込みフラグと呼ぶ）を保持するラッチ回路
３１、キャッシュ部から読み出されたデータと排他制御
部から読み出されたデータを選択し、このデータの内容
をテストするテスト部６、並びに、前命令のアドレスを
保持するラッチ回路７１、書き込みデータを保持するラ
ッチ回路７２、書き込みフラグを保持するラッチ回路７
３より構成される。排他制御用レジスタ部５では２段の
パイプライン化されており、第１ステージでキャッシュ
レジスタ、排他制御用レジスタの読み出しと、読みださ
れたデータのテストが行なわれる。第２ステージでキャ
ッシュレジスタ、排他制御用レジスタの書き込みが行な
われる。図１では便宜上、キャッシュ部４、排他制御用
レジスタ部とも第１ステージ、第２ステージに各々書か
れているが、これらは各々同一のものである。The exclusive control register device 3 is 1R & 1W.
Cache unit 4 and 1 composed of 2 port registers
An exclusive control register unit 5 including an R / 1W one-port register, a latch circuit 31 that holds a flag (called a write flag) indicating whether or not the previous instruction writes, and a read from the cache unit A test unit 6 that selects the data and the data read from the exclusive control unit and tests the contents of this data, a latch circuit 71 that holds the address of the previous instruction, a latch circuit 72 that holds the write data, and a write flag. Circuit 7 for holding
It consists of three. The exclusive control register section 5 is pipelined in two stages. In the first stage, the cache register and the exclusive control register are read and the read data is tested. In the second stage, the cache register and the exclusive control register are written. In FIG. 1, for convenience, both the cache unit 4 and the exclusive control register unit are shown in the first stage and the second stage, but they are the same.
【０００９】図１におけるキャッシュ部４の詳細を図２
に示す。キャッシュ部４は複数個のキャッシュレジスタ
４２１、４２２、…、４２ｎと、これと１対１に対応す
る、キャッシュタグ４３１、４３２、…、４３ｎ、コン
パレータ４３より構成される。Details of the cache unit 4 in FIG. 1 are shown in FIG.
Shown in. The cache unit 4 is composed of a plurality of cache registers 421, 422, ..., 42n, and cache tags 431, 432 ,.
【００１０】図１における排他制御用レジスタ部５の詳
細を図３に示す。排他制御用レジスタ部５は、排他制御
用レジスタ５２１、５２２、…、５２ｎ、マルチプレク
サ５２、バストランシーバ５３より構成される。Details of the exclusive control register section 5 in FIG. 1 are shown in FIG. The exclusive control register unit 5 includes exclusive control registers 521, 522, ..., 52n, a multiplexer 52, and a bus transceiver 53.
【００１１】図１におけるテスト部６の詳細を図４に示
す。テスト部６は、キャッシュレジスタから読み出され
たデータと排他制御用レジスタから読み出されたデータ
を選択するマルチプレクサ６１、このマルチプレクサ６
１の出力と０値とを比較し、等しければ０値、それ以外
であれば１値を出力するコンパレータ６２、マルチプレ
クサ２からのオペコードを比較し、ロック命令ならば１
値、アンロック命令ならば０値を出力するコンパレータ
６７、ＡＮＤゲート６３、６５、６８、６０３、ＯＲゲ
ート６９、ＮＯＴゲート６４、６６、６０１、６０２よ
り構成される。Details of the test unit 6 in FIG. 1 are shown in FIG. The test unit 6 includes a multiplexer 61 that selects the data read from the cache register and the data read from the exclusive control register.
The output of 1 is compared with the 0 value, the 0 value is output if they are equal and the 1 value is output otherwise, the opcodes from the multiplexer 2 are compared, and if the lock instruction is 1,
It is composed of a comparator 67 that outputs a value of 0 if it is a value or unlock instruction, AND gates 63, 65, 68, 603, an OR gate 69, and NOT gates 64, 66, 601, 602.
【００１２】図１〜図４を参照して動作を説明する。演
算プロセッサ部１内の演算プロセッサは排他制御用レジ
スタ部に対し、ロック命令、アンロック命令の発行を行
なう。この時、オペコードと、排他制御用レジスタを指
定するアドレス、該レジスタに書き込むデータを送出す
る。図１において、１１１、１２１、…、１ｎ１は排他
制御用レジスタ指定のアドレス信号線であり、１１２、
１２２、…、１ｎ２は書き込みデータ信号線、１１３、
１２３、…、１ｎ３はオペコード信号線である。マルチ
プレクサ２は、複数個の演算プロセッサから同時に発行
された命令の中から１個を選択し、該命令アドレスを信
号線２１１よりキャッシュ部並びに排他制御用レジスタ
部に送り、該命令データを信号線２１２よりラッチ回路
７２に送り、該命令オペコードを信号線２１３よりテス
ト部に送る。また、該命令を発行した演算プロセッサ番
号を信号線２１４よりデマルチプレクサ８に送る。The operation will be described with reference to FIGS. The arithmetic processor in the arithmetic processor unit 1 issues a lock instruction and an unlock instruction to the exclusive control register unit. At this time, the operation code, the address designating the exclusive control register, and the data to be written in the register are transmitted. In FIG. 1, 111, 121, ..., 1n1 are address signal lines for designating exclusive control registers, and 112,
122, ..., 1n2 are write data signal lines, 113,
123, ..., 1n3 are operation code signal lines. The multiplexer 2 selects one from the instructions issued simultaneously by a plurality of arithmetic processors, sends the instruction address from the signal line 211 to the cache unit and the exclusive control register unit, and sends the instruction data to the signal line 212. Is sent to the latch circuit 72, and the instruction opcode is sent to the test section from the signal line 213. Further, the arithmetic processor number which issued the instruction is sent to the demultiplexer 8 through the signal line 214.
【００１３】まず、第１ステージでの動作を説明する。
キャッシュ部４ではマルチプレクサ２より送られたアド
レスをブロックアドレス４４１とブロック内アドレス４
４２に分割し、ブロックアドレス４４１が示すキャッシ
ュレジスタの値、キャッシュレジスタタグの値を読み出
す。キャッシュレジスタの値は信号線４１１に出力さ
れ、テスト部６に送られる。キャッシュタグより読み出
されたブロック内アドレスの値と、ブロック内アドレス
４４２をコンパレータ４３で比較し、一致（キャッシュ
ヒット）ならば１値、不一致（キャッシュミスヒット）
ならば０値を信号線４１２に出力し、テスト部に送る。
ここで、一致しているということは、該アドレスが示す
排他制御用レジスタのコピーがキャッシュレジスタに存
在することを意味する。First, the operation in the first stage will be described.
In the cache unit 4, the address sent from the multiplexer 2 is used as the block address 441 and the in-block address 4
It is divided into 42, and the value of the cache register and the value of the cache register tag indicated by the block address 441 are read. The value of the cash register is output to the signal line 411 and sent to the test unit 6. The value of the in-block address read from the cache tag and the in-block address 442 are compared by the comparator 43, and if they match (cache hit), 1 value, and they do not match (cache miss hit).
Then, a 0 value is output to the signal line 412 and sent to the test unit.
Here, the coincidence means that a copy of the exclusive control register indicated by the address exists in the cache register.
【００１４】排他制御用レジスタ部５においては、信号
線３１１の値が１値であれば、第２ステージで該レジス
タに対して書き込みが行なわれるので、第１ステージで
は何もしない。これは該レジスタが１ポートの１Ｒ／１
Ｗのレジスタであるので書き込みと読み出しが同時にで
きないからである。信号線３１１の値が０値であれば、
マルチプレクサ５２でマルチプレクサ２からのアドレス
を選択し、このアドレスが示す排他制御用レジスタの値
を読み出す。バストランシーバ５３は読み出された該レ
ジスタの内容を信号線５１１より、テスト部６に送る。In the exclusive control register section 5, if the value of the signal line 311 is one, the register is written in the second stage, so nothing is done in the first stage. This is 1R / 1 where the register is 1 port
Because it is a W register, writing and reading cannot be performed at the same time. If the value of the signal line 311 is 0,
The multiplexer 52 selects the address from the multiplexer 2 and reads the value of the exclusive control register indicated by this address. The bus transceiver 53 sends the read contents of the register to the test unit 6 through the signal line 511.
【００１５】テスト部６における動作を説明する。マル
チプレクサ２からのオペコード信号は比較器６７に入力
し、比較器６７では、ロック命令であれば１値を、アン
ロック命令であれば０値を出力する。始めに、ロック命
令時の動作を説明する。信号線４１２はマルチプレクサ
６１のセレクトに接続される。セレクト信号が１値、即
ちキャッシュヒットした場合、マルチプレクサ６１はキ
ャッシュ部からのデータを選択する。セレクト信号が０
値、即ち、キャッシュミスヒットした場合、排他制御用
レジスタ部からのデータを選択する。マルチプレクサ６
１の出力は信号線６１１よりマルチプレクサ８に送られ
る。キャッシュミスヒットし、かつ前命令がステージ２
で書き込み動作を行なう場合、キャッシュ、並びに排他
制御用レジスタでの読み込み動作はできなかったことを
示す。この読み出し不能は、ＡＮＤゲート６３とＮＯＴ
ゲート６４で判定し、これを信号線６１３より、マルチ
プレクサ２に通知し、該命令の再送を要求する。また、
信号線６１１の無効化信号をマルチプレクサ８に通知す
る。The operation of the test section 6 will be described. The operation code signal from the multiplexer 2 is input to the comparator 67, and the comparator 67 outputs a 1 value for a lock instruction and a 0 value for an unlock instruction. First, the operation at the time of the lock instruction will be described. The signal line 412 is connected to the select of the multiplexer 61. When the select signal has a value of 1, that is, a cache hit, the multiplexer 61 selects the data from the cache unit. Select signal is 0
When a value, that is, a cache miss hit, the data from the exclusive control register unit is selected. Multiplexer 6
The output of 1 is sent to the multiplexer 8 via the signal line 611. Cache miss and previous instruction is stage 2
When the write operation is performed with, the read operation in the cache and the exclusive control register could not be performed. This read failure is due to AND gate 63 and NOT
The gate 64 makes a determination, which is notified to the multiplexer 2 through the signal line 613 to request retransmission of the instruction. Also,
The invalidation signal of the signal line 611 is notified to the multiplexer 8.
【００１６】第２ステージで書き込み動作が行なわれる
のは、キャッシュ、または排他制御用レジスタから読み
出しが行なわれ、かつ、この読み出されたデータが０
値、即ちアンロック状態の場合であり、これを判定する
回路がコンパレータ６２とＡＮＤゲート６５、ＮＯＴゲ
ート６６で、この場合、ＡＮＤゲート６５は１値を出力
する。このとき信号線６１２は１値、即ち、ラッチ回路
３１、７３の書き込みフラグを立たせることになる。こ
こで、コンパレータ６２はマルチプレクサ６１より出力
されたデータを０値と比較し、０値（アンロック状態）
であれば１値を出力し、それ以外（ロック状態）であれ
ば０値を出力する。The write operation is performed in the second stage because the read operation is performed from the cache or the exclusive control register, and the read data is 0.
This is the case of the value, that is, the unlocked state, and the circuit for determining this is the comparator 62, the AND gate 65, and the NOT gate 66. In this case, the AND gate 65 outputs 1 value. At this time, the signal line 612 has a value of 1, that is, the write flag of the latch circuits 31 and 73 is raised. Here, the comparator 62 compares the data output from the multiplexer 61 with the 0 value, and the 0 value (unlocked state)
If that is the case, a 1 value is output, and if not (locked), a 0 value is output.
【００１７】アンロック命令であれば、排他制御用レジ
スタの内容をアンロック状態にする書き込み動作のみで
あるので、信号線６１２を１値にし、ラッチ回路３１、
７３の書き込みフラグを立たせる。また、ＮＯＴゲート
６０２、ＡＮＤゲート６０３より、キャッシュ、または
排他制御用レジスタから読み出されたデータの無効化信
号を信号線６１４に出力する。In the case of the unlock instruction, only the write operation for setting the contents of the exclusive control register to the unlocked state is performed, so that the signal line 612 is set to 1 and the latch circuit 31,
The write flag 73 is turned on. Further, the NOT gate 602 and the AND gate 603 output the invalidation signal of the data read from the cache or the exclusive control register to the signal line 614.
【００１８】次に第２ステージの動作を説明する。本ス
テージでは、ラッチ回路７３に保持されていた書き込み
フラグの値が０値、すなわち、書き込みを行なわない場
合には、なにも行なわない。書き込みフラグの値が１値
の場合には、キャッシュと排他制御用レジスタの両方に
書き込みを行なう。排他制御用レジスタ部においては、
マルチプレクサ５２はラッチ回路７１が保持していたア
ドレスを選択し、これを出力する。そして、このアドレ
スが示す排他制御用レジスタに対して、ラッチ回路７２
が保持していたデータの内容を書き込む。Next, the operation of the second stage will be described. At this stage, if the value of the write flag held in the latch circuit 73 is 0, that is, if writing is not performed, nothing is done. When the value of the write flag is 1, the data is written in both the cache and the exclusive control register. In the exclusive control register section,
The multiplexer 52 selects the address held by the latch circuit 71 and outputs it. Then, with respect to the exclusive control register indicated by this address, the latch circuit 72
Write the contents of the data held by.
【００１９】キャッシュ部４においては、ラッチ回路７
１に保持していたアドレスをブロックアドレス４５１と
ブロック内アドレス４５２に分割し、ブロックアドレス
４５１が示すキャッシュレジスタに対して、ラッチ回路
７２が保持していたデータを書き込む。また、ブロック
アドレス４５１が示すキャッシュタグに対して、ブロッ
ク内アドレス４５２を書き込む。即ち、これはラッチ回
路７１に保持していたアドレスが示す排他制御用レジス
タの内容のコピーがキャッシュレジスタに書き込まれた
ことを意味する。ここで注意すべきことは、キャッシュ
において、ステージ１での読み出しとステージ２での書
き込みが同一アドレスに対して、同時に行なわれる場合
である。この場合は書き込み優先で、読み出されるデー
タは、この書き込まれたデータが出力される。この機能
はキャッシュレジスタ、並びにキャッシュレジスタタグ
の両方に備わっているものとする。In the cache unit 4, the latch circuit 7
The address held at 1 is divided into a block address 451 and an in-block address 452, and the data held by the latch circuit 72 is written to the cache register indicated by the block address 451. Further, the in-block address 452 is written in the cache tag indicated by the block address 451. That is, this means that a copy of the content of the exclusive control register indicated by the address held in the latch circuit 71 is written in the cache register. It should be noted here that in the cache, reading in stage 1 and writing in stage 2 are simultaneously performed on the same address. In this case, the write priority is given, and the written data is output as the read data. This function is provided in both the cash register and the cash register tag.
【００２０】デマルチプレクサ８では、信号線６１４の
値が１値であれば、信号線２１４が示す演算プロセッサ
番号に従い、信号線６１１のデータを本ロック命令を発
行した演算プロセッサに返す。信号線６１３の値が０値
であれば、信号線のデータは無効であるので演算プロセ
ッサに対してデータを出力しない。In the demultiplexer 8, if the value of the signal line 614 is 1, the data of the signal line 611 is returned to the arithmetic processor that issued the main lock instruction according to the arithmetic processor number indicated by the signal line 214. If the value of the signal line 613 is 0, the data of the signal line is invalid and therefore the data is not output to the arithmetic processor.
【００２１】[0021]
【発明の効果】以上説明したように、排他制御用レジス
タ装置を、１Ｒ＆１Ｗの２ポートキャッシュレジスタ付
きの２階層記憶構成にすることによって、排他制御用レ
ジスタを１Ｒ／１Ｗの１ポートレジスタで構成しても、
キャッシュヒットする限り１サイクルタイム／１命令の
スループットを確保できる。ロック命令、アンロック命
令においては、任意の時間の局所的な範囲では、排他制
御用レジスタに対するアクセスは偏る傾向にある。従っ
て、キャッシュヒットする確立は非常に高くなり、本願
発明の装置構成にしたことによる効果が十分に得られ
る。As described above, the exclusive control register is configured by the 1R / 1W 1-port register by providing the exclusive control register device with the two-layer storage structure with the 1R & 1W 2-port cache register. Even
As long as a cache hit occurs, the throughput of 1 cycle time / 1 instruction can be secured. In the lock instruction and the unlock instruction, access to the exclusive control register tends to be biased within a local range of arbitrary time. Therefore, the probability of a cache hit is extremely high, and the effect of the device configuration of the present invention can be sufficiently obtained.
【図１】本願発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】キャッシュ部の詳細を説明するブロック図。FIG. 2 is a block diagram illustrating details of a cache unit.
【図３】排他制御用レジスタ部の詳細を説明するブロッ
ク図。FIG. 3 is a block diagram illustrating details of an exclusive control register unit.
【図４】テスト部の詳細を説明するブロック図。FIG. 4 is a block diagram illustrating details of a test unit.
１ 演算プロセッサ部 １１、１２、…、１ｎ 演算プロセッサ ２ マルチプレクサ ３１ ラッチ回路 ４ キャッシュ部 ５ 排他制御用レジスタ部 ６ テスト部 ７１、７２、７３ 各々ラッチ回路 ８ デマルチプレクサ ９ 演算プロセッサ部 ９１、９２、…、９ｎ 演算プロセッサ ４２１、４２２、…、４２ｎ 各々キャッシュレジス
タ ４３１、４３２、…、４３ｎ キャッシュタグ ４３ コンパレータ ４４１ 信号線２１１が示すアドレスのブロックアド
レス部 ４４２ 該アドレスのブロック内アドレス部 ４５１ 信号線７１１が示すアドレスのブロックアド
レス部 ４５２ 該アドレスのブロック内アドレス部 ５２１、５２２、…、５２ｎ 排他制御用レジスタ ５２ マルチプレクサ ５３ バストランシーバ ６１ マルチプレクサ ６２、６７ 各々コンパレータ ６３、６５、６０３ ＡＮＤゲート ６９、６０３ ＯＲゲート ６４、６６、６０１、６０３ ＮＯＴゲート1 arithmetic processor unit 11, 12, ..., 1n arithmetic processor 2 multiplexer 31 latch circuit 4 cache unit 5 exclusive control register unit 6 test unit 71, 72, 73 each latch circuit 8 demultiplexer 9 arithmetic processor unit 91, 92, ... , 9n arithmetic processors 421, 422, ..., 42n cache registers 431, 432, ... Block address part of address 452 In-block address part of the address 521, 522, ..., 52n Exclusive control register 52 Multiplexer 53 Bus transceiver 61 Multiplexer 62, 67 Each comparator 63,65,603 AND gate 69,603 OR gate 64,66,601,603 NOT gate
Claims (1)
用いられる排他制御用レジスタ装置において、読み出し
と書き込みが独立かつ同時に可能な２ポートレジスタ
と、読み出しまたは書き込みのいづれか一方のみ可能な
１ポートレジスタの２階層の記憶階層から構成される排
他制御用レジスタ装置Claim: What is claimed is: 1. In an exclusive control register device used for exclusive control between a plurality of arithmetic processors, a two-port register capable of reading and writing independently and simultaneously and either reading or writing. Exclusive control register device composed of two storage layers of 1-port register
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203839A JP2794996B2 (en) | 1991-07-18 | 1991-07-18 | Exclusive control register device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203839A JP2794996B2 (en) | 1991-07-18 | 1991-07-18 | Exclusive control register device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528118A true JPH0528118A (en) | 1993-02-05 |
| JP2794996B2 JP2794996B2 (en) | 1998-09-10 |
Family
ID=16480557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203839A Expired - Fee Related JP2794996B2 (en) | 1991-07-18 | 1991-07-18 | Exclusive control register device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794996B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11282815A (en) * | 1998-03-31 | 1999-10-15 | Nec Corp | Multi-thread computer system and multi-thread execution control method |
| JP2009211484A (en) * | 2008-03-05 | 2009-09-17 | Nec Computertechno Ltd | Information processing device |
-
1991
- 1991-07-18 JP JP3203839A patent/JP2794996B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11282815A (en) * | 1998-03-31 | 1999-10-15 | Nec Corp | Multi-thread computer system and multi-thread execution control method |
| JP2009211484A (en) * | 2008-03-05 | 2009-09-17 | Nec Computertechno Ltd | Information processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2794996B2 (en) | 1998-09-10 |
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