JPH0528115A - Cooperative processing type information processor - Google Patents
Cooperative processing type information processorInfo
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- JPH0528115A JPH0528115A JP3203840A JP20384091A JPH0528115A JP H0528115 A JPH0528115 A JP H0528115A JP 3203840 A JP3203840 A JP 3203840A JP 20384091 A JP20384091 A JP 20384091A JP H0528115 A JPH0528115 A JP H0528115A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、多数のプロセッサ・エ
レメントから構成し、プロセッサ・エレメント毎に、部
分問題の処理を受け持ち、他のプロセッサ・エレメント
の処理途中の解を参照するか、または処理途中の解を他
のプロセッサ・エレメントへ通知し、特に、プロセッサ
間通信の使用頻度が高い協調処理を高速に実行する協調
処理型情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is composed of a large number of processor elements, is responsible for processing a partial problem for each processor element, and refers to or processes a solution being processed by another processor element. The present invention relates to a cooperative processing type information processing apparatus for notifying a solution in the middle to other processor elements, and particularly for executing a cooperative processing which is frequently used in interprocessor communication at high speed.
【0002】[0002]
【従来の技術】多数のプロセッサ・エレメントから構成
する多重プロセッサ情報処理装置では、プロセッサ・エ
レメント間の通信は基本操作である。プロセッサ・エレ
メント間の通信を実現する手段として、通信用プロセッ
サを使用し、主プロセッサが他のプロセッサ・エレメン
トとの通信を通信用プロセッサへ要求すると、通信用プ
ロセッサがプロセッサ間通信処理を開始する方式が主流
である。2. Description of the Related Art In a multiprocessor information processing apparatus composed of a large number of processor elements, communication between the processor elements is a basic operation. A method of using a communication processor as a means for realizing communication between processor elements, and when the main processor requests the communication processor to communicate with another processor element, the communication processor starts inter-processor communication processing. Is the mainstream.
【0003】[0003]
【発明が解決しようとする課題】従来の通信用プロセッ
サを使用する方式では、主プロセッサが通信用プロセッ
サへプロセッサ間通信処理の実行を要求する。したがっ
て、主プロセッサにとり、プロセッサ間通信はメモリ・
アクセスと異なる操作である。また、メモリ・アクセス
と比較し、プロセッサ間通信は処理速度が遅いので、通
信用プロセッサでプロセッサ間通信を行うことは情報処
理装置全体の処理速度を下げる原因の一つとなってい
る。多数のプロセッサ・エレメントを使用する並列処理
による情報処理の高速化を目的とする多重プロセッサ情
報処理装置では、全体の処理速度をを低下する原因の一
つであるプロセッサ間通信を高速化する必要がある。さ
らに、ソフトウェア開発の問題を考慮する場合、プロセ
ッサ間通信で使用するデータとメモリ・アクセスで使用
するデータは、部分問題に分割前の全体問題では、同一
行列の要素など同一のデータ構造に属ししていることが
多く、主プロセッサが同じ操作により、メモリ・アクセ
スとプロセッサ間通信を使用し、自分の局所メモリ上の
データと他のプロセッサ・エレメントのデータを操作で
きる環境を提供することが望ましい。In the conventional method using the communication processor, the main processor requests the communication processor to execute inter-processor communication processing. Therefore, for the main processor, inter-processor communication is
It is an operation different from access. Further, since the inter-processor communication has a slower processing speed than the memory access, performing the inter-processor communication by the communication processor is one of the causes for lowering the processing speed of the entire information processing apparatus. In a multiprocessor information processing apparatus for the purpose of speeding up information processing by parallel processing using a large number of processor elements, it is necessary to speed up interprocessor communication, which is one of the causes of lowering the overall processing speed. is there. Furthermore, when considering the problem of software development, the data used for interprocessor communication and the data used for memory access belong to the same data structure such as elements of the same matrix in the whole problem before being divided into subproblems. Often, it is desirable to provide an environment in which the main processor can use the same operations to use memory access and interprocessor communication to manipulate data in its local memory and data in other processor elements.
【0004】[0004]
【課題を解決するための手段】本発明は、プロセッサ・
エレメントのアドレス変換部が保持するアドレス変換情
報に、外部アドレス・フラグを付加し、プロセッサ間通
信で使用する他のプロセッサ・エレメント内の論理メモ
リ番地をアドレス変換部に登録可能とし、主プロセッサ
がメモリ・アクセスを行う毎に、プロセッサ間通信発生
検出回路が外部アドレス・フラグを検査し、メモリ・ア
クセスか、プロセッサ間通信かの判断を行うことによ
り、主プロセッサが同一の操作により、メモリ・アクセ
スとプロセッサ間通信の両方の処理を実行可能とするこ
とと、さらに、前記プロセッサ間通信発生検出回路が前
記外部アドレス・フラグを検査し、プロセッサ間通信処
理を起動することにより、プロセッサ間通信起動時の主
プロセッサの負荷を軽減し、プロセッサ間通信を高速化
することとを特徴とするプロセッサ・エレメントから構
成する協調処理型情報処理装置を提供する。SUMMARY OF THE INVENTION The present invention is a processor
An external address flag is added to the address translation information held by the address translation unit of the element, and the logical memory address in another processor element used for inter-processor communication can be registered in the address translation unit, and the main processor can store the memory. -Each time the access is performed, the inter-processor communication occurrence detection circuit inspects the external address flag and determines whether the access is a memory access or an inter-processor communication. By enabling both processes of inter-processor communication to be executed, and further, the inter-processor communication occurrence detection circuit inspects the external address flag and activates the inter-processor communication process, thereby It is characterized by reducing the load on the main processor and accelerating inter-processor communication. Providing coordinating information processing apparatus constituting a processor element that.
【0005】[0005]
【作用】プロセッサ・エレメントのアドレス変換部が保
持するアドレス変換情報に、外部アドレス・フラグを付
加することにより、アドレス変換部の他のプロセッサ・
エレメントに属する論理メモリ番地の登録を可能とす
る。プロセッサ間通信に使用する他のプロセッサ・エレ
メント内の論理メモリ番地を前記アドレス変換部に登録
する場合、主プロセッサは論理メモリ番地と相手先プロ
セッサ・エレメント識別番号などの情報を前記アドレス
変換部に登録し、さらに、登録したアドレス変換情報の
外部アドレス・フラグを能動状態にする。By adding an external address flag to the address translation information held by the address translation unit of the processor element, another processor of the address translation unit
It is possible to register the logical memory address belonging to the element. When registering the logical memory address in another processor element used for inter-processor communication in the address conversion unit, the main processor registers information such as the logical memory address and the destination processor element identification number in the address conversion unit. Then, the external address flag of the registered address translation information is activated.
【0006】主プロセッサがメモリ・アクセスを行う毎
に、前記アドレス変換部は論理/物理アドレス変換と同
時に、使用したアドレス変換情報の外部アドレス・フラ
グを出力する。プロセッサ間通信発生検出回路は外部ア
ドレス・フラグを検査し、主プロセッサによるメモリ・
アクセスが自分の局所メモリに対する操作か、他のプロ
セッサ・エレメント内の論理メモリ番地に対する操作か
を判断する。後者の場合、主プロセッサがメモリ・アク
セス操作の時に出力する読み出し/書き込み操作を指定
する信号により、プロセッサ間通信発生検出回路が、送
信要求信号または、受信要求信号をプロセッサ間通信制
御回路へ送る。その結果、プロセッサ間通信制御回路は
プロセッサ間通信処理を開始する。Each time the main processor makes a memory access, the address conversion unit outputs the external address flag of the used address conversion information at the same time as the logical / physical address conversion. The inter-processor communication occurrence detection circuit inspects the external address flag and
Determine if the access is to its own local memory or to a logical memory address in another processor element. In the latter case, the interprocessor communication occurrence detection circuit sends a transmission request signal or a reception request signal to the interprocessor communication control circuit in response to a signal designating a read / write operation output by the main processor during a memory access operation. As a result, the inter-processor communication control circuit starts the inter-processor communication process.
【0007】データ送信の場合、プロセッサ間通信制御
回路は、主プロセッサが出力している送信データを送信
データバッファに格納し、プロセッサ間データ送信を開
始する。In the case of data transmission, the inter-processor communication control circuit stores the transmission data output by the main processor in the transmission data buffer and starts the inter-processor data transmission.
【0008】データ受信の場合、プロセッサ間通信発生
検出回路は、主プロセッサへ受信処理発生トラップを送
り、受信データが到着するまで、主プロセッサの処理を
待機させる。同時に、プロセッサ間通信制御回路に受信
要求信号を送り、プロセッサ間データ受信処理の起動を
要求する。相手側プロセッサ・エレメント内のプロセッ
サ間通信制御回路は、データ受信要求を受けると、相手
側プロセッサ・エレメントの局所メモリを読み出し、要
求されているデータをプロセッサ間データ送信処理によ
り、要求側受信データバッファに書き込む。プロセッサ
間通信制御回路は、受信データバッファにデータが書き
込まれるのを確認すると、主プロセッサに、受信データ
到着割り込みを送る。主プロセッサは、割り込みを受け
ると、受信データバッファから受信データを読み出し、
処理を再開する。In the case of data reception, the inter-processor communication occurrence detection circuit sends a reception process occurrence trap to the main processor, and makes the main processor wait until the reception data arrives. At the same time, a reception request signal is sent to the inter-processor communication control circuit to request activation of inter-processor data reception processing. Upon receiving the data reception request, the inter-processor communication control circuit in the partner processor element reads the local memory of the partner processor element and sends the requested data to the request receive data buffer by the inter-processor data transmission process. Write in. When the inter-processor communication control circuit confirms that the data is written in the reception data buffer, it sends a reception data arrival interrupt to the main processor. When the main processor receives the interrupt, it reads the received data from the received data buffer,
Restart processing.
【0009】主プロセッサは、データをメモリへ書き込
む、または、読み出す操作を実行するのみで、プロセッ
サ間通信を起動でき、メモリ・アクセス操作とプロセッ
サ間通信操作の区別をする必要がない。さらに、メモリ
・アクセス操作でプロセッサ間通信を起動することによ
り、主プロセッサが通信プロセッサへプロセッサ間通信
を依頼する時のコマンド、相手先プロセッサ・エレメン
トの情報、送信データなどを渡す操作が不要となり、プ
ロセッサ間通信を起動する処理を高速化できる。The main processor can activate interprocessor communication by only performing an operation of writing or reading data to the memory, and does not need to distinguish between a memory access operation and an interprocessor communication operation. Furthermore, by starting the inter-processor communication by the memory access operation, it becomes unnecessary to pass the command when the main processor requests the communication processor for the inter-processor communication, the information of the partner processor element, the transmission data, etc. The process of activating interprocessor communication can be speeded up.
【0010】さらに、請求項2の発明では、キャッシュ
メモリの制御情報に外部アドレス用キャッシュブロック
・フラグを付加し、他のプロセッサ・エレメント内の論
理メモリ番地のデータをキャッシングする領域をキャッ
シュメモリ上に確保することを可能とする。プロセッサ
間通信に使用する他のプロセッサ・エレメント内の論理
メモリ番地をアドレス変換部に登録する手順は、請求項
1の発明と同じである。Further, in the invention of claim 2, an external address cache block flag is added to the control information of the cache memory, and an area for caching data at a logical memory address in another processor element is provided on the cache memory. It is possible to secure. The procedure for registering the logical memory address in another processor element used for interprocessor communication in the address conversion unit is the same as that of the invention of claim 1.
【0011】主プロセッサがメモリ・アクセスを行った
時、アドレス変換部が使用したアドレス変換情報の外部
アドレス・フラグが能動状態の場合、プロセッサ間通信
発生検出回路がプロセッサ間通信制御回路にプロセッサ
間通信処理の実行を要求する。同時に、プロセッサ間通
信用キャッシュブロック割当て回路がキャッシュメモリ
のヒット/ミス信号を検査し、キャッシュ・ミスの場
合、他のプロセッサ・エレメント内の論理メモリ番地の
データをキャッシングする為の領域をキャッシュメモリ
上に確保する。プロセッサ間データ受信の場合、相手側
のプロセッサ間通信制御回路が要求側の受信データバッ
ファへ要求したデータを書き込むと、要求側のプロセッ
サ間通信制御回路が受信データバッファのデータをキャ
ッシュメモリ上の領域に書き込み、受信データ到着割り
込みを主プロセッサへ送る。主プロセッサは、割り込み
を受けると、キャッシュメモリから受信データを読み出
し、処理を再開する。受信データをキャッシュメモリか
ら読み出し可能にすることにより、受信データ読み出し
処理を高速化できる。When the main processor makes a memory access, if the external address flag of the address translation information used by the address translation unit is in the active state, the interprocessor communication occurrence detection circuit communicates with the interprocessor communication control circuit. Request execution of processing. At the same time, the cache block allocation circuit for inter-processor communication checks the hit / miss signal of the cache memory, and in the case of a cache miss, an area for caching the data at the logical memory address in another processor element is placed on the cache memory. Secure. When receiving data between processors, when the inter-processor communication control circuit on the partner side writes the requested data to the receive data buffer on the request side, the inter-processor communication control circuit on the request side stores the data in the receive data buffer in the cache memory area. And send a receive data arrival interrupt to the main processor. Upon receiving the interrupt, the main processor reads the received data from the cache memory and restarts the processing. By making the received data readable from the cache memory, the received data read processing can be speeded up.
【0012】請求項3の発明では、キャッシュメモリの
制御情報にキャッシュブロック固定フラグを付加し、キ
ャッシュメモリ上に確保した他のプロセッサ・エレメン
ト内の論理メモリ番地のデータをキャッシングする領域
を、主プロセッサがキャッシュブロック固定フラグを非
能動状態にするまで、確保し続けることを可能とする。
プロセッサ間通信における動作手順は、請求項2の発明
と同じである。According to the third aspect of the present invention, the cache block fixed flag is added to the control information of the cache memory, and the area for caching the data of the logical memory address in the other processor element secured on the cache memory is set as the main processor. Allows the cache block fixed flag to be maintained until it becomes inactive.
The operation procedure in inter-processor communication is the same as that of the invention of claim 2.
【0013】請求項2の発明の場合、キャッシュメモリ
上に確保するプロセッサ間通信用キャッシュブロック
は、通常のメモリ・アクセスの影響により、キャッシュ
メモリの外に追い出される可能性がある。この為、通信
の度にキャッシュメモリ上にプロセッサ間通信用ブロッ
クを確保するか、ソフトウェア的に、キャッシュメモリ
の外に追い出されないことを保証する必要がある。キャ
ッシュブロック固定フラグの導入により、プロセッサ間
通信用キャッシュブロック割当て回路がプロセッサ間通
信用の領域をキャッシュメモリ上に確保する時に、キャ
ッシュブロック固定フラグを能動状態にすることによ
り、主プロセッサがキャッシュブロック固定フラグを非
能動状態にするまで、プロセッサ間通信用の領域をキャ
ッシュメモリ上に維持し続ける。この結果、キャッシュ
ブロック固定フラグを非能動状態にする時期を調整する
ことにより、通信の度にキャッシュメモリ上に領域を確
保する方式と、一度領域を確保すると、キャッシュメモ
リの外に追い出されないことを保証する方式を使い分け
ることが可能となる。In the case of the second aspect of the present invention, the inter-processor communication cache block secured on the cache memory may be driven out of the cache memory due to the influence of normal memory access. For this reason, it is necessary to secure an interprocessor communication block on the cache memory each time communication is performed, or to ensure by software that the block is not removed from the cache memory. With the introduction of the cache block fixed flag, when the cache block allocation circuit for inter-processor communication secures the area for inter-processor communication in the cache memory, the main processor fixes the cache block by setting the cache block fixed flag to the active state. The area for inter-processor communication is maintained in the cache memory until the flag is deactivated. As a result, by adjusting the time when the cache block fixed flag is set to the inactive state, an area is secured in the cache memory each time communication is performed, and once an area is secured, it is not pushed out of the cache memory. It is possible to properly use the method that guarantees.
【0014】[0014]
【実施例】図1は、請求項1に記載した協調処理型情報
処理装置の一実施例のブロック図である。プロセッサ1
がメモリ・アクセスを行うと、アドレス変換部2が論理
/物理アドレス変換を行う。その時に使用したアドレス
変換情報の外部アドレス・フラグは、外部アドレス・フ
ラグ・メモリ3から出力される。プロセッサ間通信発生
検出回路4は外部アドレス・フラグ3を検査し、プロセ
ッサ間通信か、キャッシュメモリ8と局所メモリ9を使
用する通常のメモリ・アクセスかを判定する。外部アド
レス・フラグが能動状態の場合、プロセッサ1が出力し
ている読み出し/書き込み指定信号により、送信、また
は、受信要求をプロセッサ間通信制御回路5へ送る。送
信の場合、プロセッサが出力している送信データが送信
データ・バッファ6へ書き込まれる。受信の場合、相手
側のプロセッサ間通信制御回路が受信データ・バッファ
7へ受信データを書き込む。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of an embodiment of the cooperative processing type information processing apparatus according to the first aspect. Processor 1
Performs memory access, the address conversion unit 2 performs logical / physical address conversion. The external address flag of the address translation information used at that time is output from the external address flag memory 3. The inter-processor communication occurrence detection circuit 4 checks the external address flag 3 to determine whether it is an inter-processor communication or a normal memory access using the cache memory 8 and the local memory 9. When the external address flag is in the active state, a transmission or reception request is sent to the interprocessor communication control circuit 5 by the read / write designation signal output from the processor 1. In the case of transmission, the transmission data output by the processor is written in the transmission data buffer 6. For reception, the inter-processor communication control circuit on the partner side writes the received data in the received data buffer 7.
【0015】図2は、請求項2に記載した協調処理型情
報処理装置の一実施例のブロック図である。プロセッサ
1、アドレス変換部2、外部アドレス・フラグ・メモリ
3、プロセッサ間通信発生検出回路4、プロセッサ間通
信制御回路5、送信データ・バッファ6、受信データ・
バッファ7、キャッシュメモリ8、局所メモリ9は図1
と同じである。外部アドレス・フラグが能動状態の場
合、プロセッサ間通信用キャッシュブロック割当て回路
10がキャッシュメモリ8のヒット/ミス信号を検査
し、キャッシュミスの場合、キャッシュメモリの制御情
報に付加した外部アドレス用キャッシュブロック・フラ
グを能動状態にする為、外部アドレス・フラグ・メモリ
11を書き換える。FIG. 2 is a block diagram of an embodiment of the cooperative processing type information processing apparatus according to the present invention. Processor 1, address conversion unit 2, external address flag memory 3, inter-processor communication occurrence detection circuit 4, inter-processor communication control circuit 5, transmission data buffer 6, reception data
The buffer 7, cache memory 8 and local memory 9 are shown in FIG.
Is the same as. When the external address flag is in the active state, the inter-processor communication cache block allocation circuit 10 checks the hit / miss signal of the cache memory 8 and, in the case of a cache miss, the external address cache block added to the control information of the cache memory. Rewrite the external address flag memory 11 to make the flag active.
【0016】図3は、請求項3に記載した協調処理型情
報処理装置の一実施例のブロック図である。プロセッサ
1、アドレス変換部2、外部アドレス・フラグ・メモリ
3、プロセッサ間通信発生検出回路4、プロセッサ間通
信制御回路5、送信データ・バッファ6、受信データ・
バッファ7、キャッシュメモリ8、局所メモリ9、プロ
セッサ間通信用キャッシュブロック割当て回路10、外
部アドレス・フラグ・メモリ11は図2と同じである。
外部アドレス・フラグが能動状態の場合、プロセッサ間
通信用キャッシュブロック割当て回路10が、キャッシ
ュメモリ8のヒット/ミス信号を検査し、キャッシュミ
スの場合、キャッシュメモリの制御情報に付加した外部
アドレス用キャッシュブロック・フラグとキャッシュブ
ロック固定フラグを能動状態とする為、外部アドレス用
キャッシュブロック・フラグ・メモリ11とキャッシュ
ブロック固定フラグ・メモリ12を書き換える。FIG. 3 is a block diagram of an embodiment of the cooperative processing type information processing apparatus according to the present invention. Processor 1, address conversion unit 2, external address flag memory 3, inter-processor communication occurrence detection circuit 4, inter-processor communication control circuit 5, transmission data buffer 6, reception data
The buffer 7, cache memory 8, local memory 9, cache block allocation circuit 10 for inter-processor communication, and external address flag memory 11 are the same as in FIG.
When the external address flag is in the active state, the inter-processor communication cache block allocation circuit 10 inspects the hit / miss signal of the cache memory 8 and, in the case of a cache miss, the external address cache added to the control information of the cache memory. In order to activate the block flag and the cache block fixed flag, the external address cache block flag memory 11 and the cache block fixed flag memory 12 are rewritten.
【0017】[0017]
【発明の効果】以上説明したように本発明の協調処理型
情報処理装置は、多数のプロセッサ・エレメントから構
成され、論理/物理アドレス変換を行うアドレス変換部
が保持するアドレス変換情報に外部アドレス・フラグを
付加することにより、プロセッサ間通信で使用する他の
プロセッサ・エレメント内の論理メモリ番地をアドレス
変換部に登録可能とし、主プロセッサがメモリ・アクセ
スを行う毎に、プロセッサ間通信発生検出回路が前記外
部アドレス・フラグを検査し、メモリ・アクセスか、プ
ロセッサ間通信かを判断することにより、主プロセッサ
は同一操作により、メモリ・アクセスとプロセッサ間通
信の両方の処理の実行を可能とし、さらに、前記プロセ
ッサ間通信発生検出回路が前記外部アドレス・フラグを
検査し、プロセッサ間通信処理を起動することにより、
プロセッサ間通信を起動する時の主プロセッサの負荷を
減少し、プロセッサ間通信を高速化する。As described above, the cooperative processing type information processing apparatus of the present invention is composed of a large number of processor elements, and the address translation information held by the address translation unit for performing logical / physical address translation has the external address By adding a flag, the logical memory address in another processor element used in inter-processor communication can be registered in the address conversion unit, and the inter-processor communication occurrence detection circuit is activated each time the main processor makes a memory access. By checking the external address flag and judging whether it is a memory access or an inter-processor communication, the main processor enables the execution of both the memory access and the inter-processor communication by the same operation. The interprocessor communication occurrence detection circuit inspects the external address flag and By starting between communication process,
The load on the main processor when activating inter-processor communication is reduced, and inter-processor communication is sped up.
【0018】さらに、キャッシュメモリ制御部が保持す
るキャッシュメモリ制御情報に外部アドレス用キャッシ
ュブロック・フラグとキャッシュブロック固定フラグを
付加することにより、他のプロセッサ・エレメント内の
論理メモリ番地のデータをキャッシング可能とし、主プ
ロセッサが他のプロセッサ・エレメントから受信したデ
ータを読み出す処理を高速化することにより、プロセッ
サ間通信を高速化し、多重プロセッサ情報処理装置を使
用した並列処理の中でも、プロセッサ間通信の使用頻度
が高い協調処理の高速実行を可能とする。Further, by adding the cache block flag for external address and the cache block fixed flag to the cache memory control information held by the cache memory control unit, the data at the logical memory address in another processor element can be cached. In addition, the main processor speeds up the process of reading the data received from other processor elements, thereby speeding up the inter-processor communication, and the frequency of use of the inter-processor communication among the parallel processing using the multiprocessor information processing device. It enables high-speed execution of cooperative processing.
【図1】請求項1に記載した協調処理型情報処理装置の
プロセッサ・エレメントの一実施例のブロック図であ
る。FIG. 1 is a block diagram of an embodiment of a processor element of a cooperative processing type information processing apparatus according to claim 1;
【図2】請求項2に記載した協調処理型情報処理装置の
プロセッサ・エレメントの一実施例のブロック図であ
る。FIG. 2 is a block diagram of an embodiment of a processor element of the cooperative processing type information processing apparatus according to claim 2;
【図3】請求項3に記載した協調処理型情報処理装置の
プロセッサ・エレメントの一実施例のブロック図であ
る。FIG. 3 is a block diagram of an embodiment of a processor element of the cooperative processing type information processing apparatus according to claim 3;
1 主プロセッサ
2 アドレス変換部
3 外部アドレス・フラグ・メモリ
4 プロセッサ間通信発生検出回路
5 プロセッサ間通信制御回路
6 送信データ・バッファ
7 受信データ・バッファ
8 キャッシュメモリ
9 局所メモリ
10 プロセッサ間通信用キャッシュブロック割当て
回路
11 外部アドレス用キャッシュブロック・フラグ・
メモリ
12 キャッシュブロック固定フラグ・メモリ1 Main Processor 2 Address Converter 3 External Address / Flag Memory 4 Interprocessor Communication Occurrence Detection Circuit 5 Interprocessor Communication Control Circuit 6 Transmit Data Buffer 7 Receive Data Buffer 8 Cache Memory 9 Local Memory 10 Cache Processor Block for Interprocessor Communication Allocation circuit 11 cache block for external address flag
Memory 12 Cache block fixed flag memory
Claims (3)
セッサ・エレメント間を接続するプロセッサ間通信ネッ
トワークとから構成され、 各プロセッサ・エレメントが、プロセッサと、キャッシ
ュメモリと、局所メモリと、論理/物理アドレス変換を
行うアドレス変換部と、前記アドレス変換部が保持する
アドレス変換情報に付加する外部アドレス・フラグを格
納する外部アドレス・フラグ・メモリと、前記外部アド
レス・フラグ・メモリの出力と前記プロセッサがメモリ
・アクセス時に出力する読み出し/書き込み操作を指定
する信号から、他のプロセッサ・エレメントとの通信が
必要なメモリ・アクセスを検出するプロセッサ間通信発
生検出回路と、他のプロセッサ・エレメントとの通信処
理を制御するプロセッサ間通信制御回路と、他のプロセ
ッサ・エレメントへ送信するデータを保持する送信デー
タ・バッファと、他のプロセッサ・エレメントから送ら
れて来たデータを保持する受信データ・バッファとから
成り、 前記プロセッサが前記外部アドレス・フラグを能動状態
にする為に、前記外部アドレス・フラグ・メモリを書き
換えることにより、前記アドレス変換部に他のプロセッ
サ・エレメントの論理メモリ番地を登録することと、 前記プロセッサがメモリアクセスを行う毎に、前記アド
レス変換部による論理/物理アドレス変換と並行して、
前記プロセッサ間通信発生検出回路が前記外部アドレス
・フラグ・メモリが出力する外部アドレス・フラグを検
査し、前記外部アドレス・フラグが能動状態の場合、前
記プロセッサが出力している読み出し/書き込み操作を
指定する信号により、前記プロセッサ間通信制御部に送
信、または受信の要求信号を送ることにより、前記プロ
セッサ間通信制御部がプロセッサ間通信を開始すること
とを特徴とするプロセッサ・エレメントを構成要素とす
る協調処理型情報処理装置。1. A processor comprising a number of processor elements and an interprocessor communication network connecting the processor elements, each processor element comprising a processor, a cache memory, a local memory, and a logical / physical address translation. And an external address flag memory for storing an external address flag added to the address translation information held by the address translation unit, an output of the external address flag memory and the processor Inter-processor communication occurrence detection circuit that detects memory access that requires communication with other processor elements, and control communication processing with other processor elements, from signals that specify read / write operations that are output during access Inter-processor communication control circuit and other It comprises a send data buffer holding data to be sent to a processor element and a receive data buffer holding data sent from another processor element, wherein the processor sets the external address flag to an active state. In order to register the logical memory address of another processor element in the address conversion unit by rewriting the external address flag memory, and the address conversion is performed every time the processor makes a memory access. In parallel with the logical / physical address conversion by the department,
The inter-processor communication occurrence detection circuit inspects the external address flag output by the external address flag memory, and when the external address flag is in the active state, specifies the read / write operation output by the processor. The inter-processor communication control section starts inter-processor communication by sending a request signal for transmission or reception to the inter-processor communication control section by a signal Cooperative processing type information processing device.
置の構成要素であるプロセッサ・エレメントの構成要素
と、キャッシュメモリ制御部が保持するキャッシュメモ
リ制御情報に付加した外部アドレス用キャッシュブロッ
ク・フラグを格納する外部アドレス用キャッシュブロッ
ク・フラグ・メモリと、外部アドレス・フラグとキャッ
シュメモリのヒット/ミス信号から前記外部アドレス用
キャッシュブロック・フラグを操作するプロセッサ間通
信用キャッシュブロック割当て回路から成り、前記プロ
セッサがメモリ・アクセスを行う毎に、前記プロセッサ
間通信検出回路と共に、前記プロセッサ間通信用キャッ
シュブロック割当て回路が前記外部アドレス・フラグ・
メモリが出力する外部アドレス・フラグを検査し、外部
アドレス・フラグが能動状態で、かつ、キャッシュメモ
リがミス状態の場合、前記外部アドレス用キャッシュブ
ロック・フラグ・メモリを書き換えることにより、他の
プロセッサ・エレメントとの通信用論理メモリ番地のバ
ッファ領域をキャッシュメモリ上に確保し、プロセッサ
間通信の送信データ、または受信データの保持に使用す
ることを特徴とするプロセッサ・エレメントを構成要素
とする協調処理型情報処理装置。2. A processor element, which is a constituent element of the cooperative processing type information processing apparatus according to claim 1, and an external address cache block added to cache memory control information held by a cache memory control unit. An external address cache block flag memory for storing a flag, and an interprocessor communication cache block allocation circuit for operating the external address cache block flag from the external address flag and the cache memory hit / miss signal, Every time the processor makes a memory access, the inter-processor communication cache detection circuit and the inter-processor communication cache block allocation circuit together with the external address flag
When the external address flag output from the memory is inspected, and the external address flag is in the active state and the cache memory is in the miss state, the external address cache block flag memory is rewritten so that another processor A cooperative processing type with a processor element as a constituent element, characterized in that a buffer area at a logical memory address for communication with an element is secured in a cache memory and used for holding transmission data or reception data for interprocessor communication Information processing equipment.
置の構成要素であるプロセッサ・エレメントの構成要素
と、キャッシュメモリの制御部が保持するキャッシュメ
モリ制御情報に付加したキャッシュブロック固定フラグ
を格納するキャッシュブロック固定フラグ・メモリから
成り、前記プロセッサがメモリアクセスを行う毎に、前
記プロセッサ間通信用キャッシュブロック割当て回路が
前記外部アドレス・フラグを検査し、前記外部アドレス
・フラグが能動状態で、かつ、キャッシュメモリがミス
状態の場合、前記外部アドレス用キャッシュブロック・
フラグ・メモリと前記キャッシュブロック固定フラグ・
メモリを書き換え、他のプロセッサ・エレメントとの通
信用論理メモリ番地をキャッシュメモリ上に確保し、前
記プロセッサが前記キャッシュブロック固定フラグ・メ
モリを書き換え、キャッシュブロック・ロック・フラグ
を非能動状態とするまで、プロセッサ間通信用論理メモ
リ番地のキャッシュブロックへの割当てを維持すること
を特徴とするプロセッサ・エレメントを構成要素とする
協調処理型情報処理装置。3. A processor element, which is a constituent element of the cooperative processing type information processing apparatus according to claim 2, and a cache block fixed flag added to cache memory control information held by a control unit of the cache memory. A cache block fixed flag memory for storing, each time the processor makes a memory access, the inter-processor communication cache block allocation circuit checks the external address flag, and the external address flag is in an active state, If the cache memory is in a miss state, the external address cache block
Flag memory and the cache block fixed flag
Until the memory is rewritten, the logical memory address for communication with other processor elements is secured in the cache memory, and the processor rewrites the cache block fixed flag memory and deactivates the cache block lock flag. , A cooperative processing type information processing apparatus having a processor element as a constituent element, which maintains allocation of a logical memory address for inter-processor communication to a cache block.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3203840A JP3052460B2 (en) | 1991-07-18 | 1991-07-18 | Cooperative processing type information processing device |
Applications Claiming Priority (1)
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JP3203840A JP3052460B2 (en) | 1991-07-18 | 1991-07-18 | Cooperative processing type information processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0528115A true JPH0528115A (en) | 1993-02-05 |
JP3052460B2 JP3052460B2 (en) | 2000-06-12 |
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ID=16480574
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JP (1) | JP3052460B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100376545B1 (en) * | 1998-12-16 | 2003-06-12 | 엘지전자 주식회사 | How to send and receive IP data between processors at exchange |
US10133482B2 (en) | 2009-06-16 | 2018-11-20 | Intel Corporation | Adaptive virtual keyboard for handheld device |
-
1991
- 1991-07-18 JP JP3203840A patent/JP3052460B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100376545B1 (en) * | 1998-12-16 | 2003-06-12 | 엘지전자 주식회사 | How to send and receive IP data between processors at exchange |
US10133482B2 (en) | 2009-06-16 | 2018-11-20 | Intel Corporation | Adaptive virtual keyboard for handheld device |
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Publication number | Publication date |
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JP3052460B2 (en) | 2000-06-12 |
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