JPH0527701A - Video signal correcting circuit - Google Patents
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- JPH0527701A JPH0527701A JP17926791A JP17926791A JPH0527701A JP H0527701 A JPH0527701 A JP H0527701A JP 17926791 A JP17926791 A JP 17926791A JP 17926791 A JP17926791 A JP 17926791A JP H0527701 A JPH0527701 A JP H0527701A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、時間軸伸長回路を備え
た映像信号表示装置の映像信号補正回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal correction circuit for a video signal display device having a time axis expansion circuit.
【０００２】[0002]
【従来の技術】液晶パネルを用いた映像表示装置では、
シェーディングと呼称される画面の明るさのむらが生じ
やすく、これを補正するために、信号処理回路に補正回
路を用いる。2. Description of the Related Art In a video display device using a liquid crystal panel,
The unevenness of the screen brightness, which is called shading, is likely to occur, and a correction circuit is used for the signal processing circuit to correct this.
【０００３】図７に従来の信号処理回路の例を示す。入
力信号１００はＡ／Ｄコンバータ１０１によってディジ
タル信号に変換される。一方、補正波形生成手段１０２
では、シェーディング等の補正のために映像信号のレベ
ルを補正する信号を生成し、演算回路１０３によって、
前記の変換されたディジタル信号と演算処理する。前記
補正波形生成手段１０２の例を図８に示す。要素波形発
生回路２００は複数備えられており、例えば、水平周期
と垂直周期の鋸歯状波と、同じく水平周期と垂直周期の
パラボラ波の４種類をそれぞれ発生する。尚、水平と垂
直の周期は、入力信号１００に同期し、位相も合ったも
のである。これらの波形は、各々がレベル調整回路２０
１で、振幅と極性を調整し、アダー２０２で加算した
後、Ａ／Ｄコンバータ２０３でディジタル化される。こ
こでレベル調整回路２０１を適当に調整すれば、画面の
映像信号を補正することができる。FIG. 7 shows an example of a conventional signal processing circuit. The input signal 100 is converted into a digital signal by the A / D converter 101. On the other hand, the correction waveform generation means 102
Then, a signal for correcting the level of the video signal is generated in order to correct shading and the like, and the arithmetic circuit 103
The arithmetic processing is performed with the converted digital signal. An example of the correction waveform generating means 102 is shown in FIG. A plurality of element waveform generation circuits 200 are provided, and each of them generates four types, for example, a sawtooth wave having a horizontal cycle and a vertical cycle, and a parabolic wave having a horizontal cycle and a vertical cycle. The horizontal and vertical periods are synchronized with the input signal 100 and have the same phase. Each of these waveforms has a level adjusting circuit 20.
At 1, the amplitude and polarity are adjusted, added by the adder 202, and then digitized by the A / D converter 203. If the level adjusting circuit 201 is appropriately adjusted, the video signal on the screen can be corrected.
【０００４】次に、液晶パネルは、内部のスイッチング
トランジスタ等の特性により高速の書込みが困難である
ため、画素数が非常に多い場合や映像信号の周波数が高
い場合には、映像信号をそのまま書込むことはできず、
一般に画面を水平方向に複数のブロックに分割して並列
駆動することが行われる。そのため、時間軸伸長回路を
設け、映像信号の時間軸を伸長する処理が行われる。Next, in the liquid crystal panel, since it is difficult to write at high speed due to the characteristics of the internal switching transistor, when the number of pixels is very large or the frequency of the video signal is high, the video signal is written as it is. Can't be crowded,
Generally, a screen is divided into a plurality of blocks in the horizontal direction and driven in parallel. Therefore, a processing for expanding the time axis of the video signal is performed by providing a time axis expansion circuit.
【０００５】演算回路１０３の出力は、上記の時間軸伸
長回路１０４で時間軸が伸長された複数の信号に分けら
れ、各々ドライブ回路１０５によって増幅、反転処理な
どが行われ、液晶パネル１０６に印加される。液晶パネ
ル１０６は、水平方向にドライブ回路１０５と同じ数の
ブロックに分割されており、並列駆動される。ここで、
時間軸伸長回路の例を図９に示す。入力した信号は、ス
イッチ２１０ａによって切り換えられ、ラインメモリ２
１１ａ、２１１ｂに書き込まれる。ラインメモリ２１１
ａ、２１１ｂの出力は、スイッチ２１０ｂによって切り
換えられ、出力される。書込みイネーブル回路２１３
は、書込みカウウンタ２１２が動作するタイミングを決
める。スイッチ２１０ｃ、２１０ｄは、書込みカウンタ
２１２と読出しカウンタ２１４を切り換えて、ラインメ
モリ２１１ａ、２１１ｂに印加する。ここでスイッチ２
１０ａ、２１０ｂ、２１０ｃ、２１０ｄのＡ、Ｂは切換
えの方向を表す記号で、４つのスイッチは常に同じ記号
の方へ同時に切り替える。これらの動作を図１０を用い
て説明する。画面を分割したブロック数が６の場合、ド
ライブ回路１０５も６回路である。ここでは、画面ブロ
ックの左端から３番目の部分に着目する。前記スイッチ
がＡの時、入力２２０はラインメモリ２１１ａに入力さ
れる。ここで書込みイネーブル回路２１３は書込みタイ
ミング２２１を出力し、ハイレベルの時だけ書込みカウ
ンタ２１２が動作する。そこで、ラインメモリ２１１ａ
には、書込みタイミング２２１に対応した部分の信号２
２２が書き込まれる。前記スイッチは、水平同期信号と
ほぼ同じタイミングでＢに切り換えられる。従って、次
の水平走査期間では、ラインメモリ２１１ａには読出し
カウンタが接続され、ラインメモリ２１１ａからは、前
に書き込んだ信号が読み出される。読出しカウンタ２１
４は、書込みカウンタの１／６のクロックで動作してい
るため、出力２２３のように、時間軸が伸長されて出力
する。ラインメモリ２１１ａと２１１ｂでは、常に書込
みと読出しが逆の動作をしているため、出力は常に時間
軸伸長されたものとなる。The output of the arithmetic circuit 103 is divided into a plurality of signals whose time axis has been expanded by the above-mentioned time axis expansion circuit 104, each of which is amplified and inverted by the drive circuit 105 and applied to the liquid crystal panel 106. To be done. The liquid crystal panel 106 is horizontally divided into the same number of blocks as the drive circuit 105, and is driven in parallel. here,
An example of the time axis expansion circuit is shown in FIG. The input signal is switched by the switch 210a, and the line memory 2
11a and 211b are written. Line memory 211
The outputs of a and 211b are switched by the switch 210b and output. Write enable circuit 213
Determines the timing at which the write counter 212 operates. The switches 210c and 210d switch the write counter 212 and the read counter 214 and apply them to the line memories 211a and 211b. Switch 2 here
A and B of 10a, 210b, 210c, and 210d are symbols indicating the switching direction, and the four switches always switch to the same symbol at the same time. These operations will be described with reference to FIG. When the number of blocks into which the screen is divided is 6, the drive circuit 105 is also 6 circuits. Here, attention is paid to the third part from the left end of the screen block. When the switch is A, the input 220 is input to the line memory 211a. Here, the write enable circuit 213 outputs the write timing 221, and the write counter 212 operates only when it is at the high level. Therefore, the line memory 211a
The signal 2 of the portion corresponding to the write timing 221.
22 is written. The switch is switched to B at substantially the same timing as the horizontal synchronizing signal. Therefore, in the next horizontal scanning period, the read counter is connected to the line memory 211a, and the previously written signal is read from the line memory 211a. Read counter 21
Since No. 4 is operating with the clock of 1/6 of the write counter, the time axis is extended and output as the output 223. In the line memories 211a and 211b, the writing and the reading are always opposite operations, so that the output is always the time-axis expanded one.
【０００６】図１１に第２の従来例を示す。入力信号１
００はＡ／Ｄコンバータ１０１によってディジタル信号
に変換され、時間軸伸長回路１０４で時間軸伸長され
る。この回路の動作は、前述の例と同じである。補正波
形生成手段１０２は前述の例と同じ構成であるが、時間
軸伸長回路１０４の出力信号と、演算回路１０３で演算
処理する。ここで、前記補正波形生成手段１０２と演算
回路１０３は画面のブロック数、即ちドライブ回路１０
５と同じ数だけ設けられている。ドライブ回路１０５の
出力以降は第１の例と同じである。FIG. 11 shows a second conventional example. Input signal 1
00 is converted into a digital signal by the A / D converter 101, and time-axis expanded by the time-axis expansion circuit 104. The operation of this circuit is the same as in the above example. The correction waveform generation means 102 has the same configuration as that of the above-mentioned example, but the output signal of the time axis expansion circuit 104 and the arithmetic circuit 103 perform arithmetic processing. Here, the correction waveform generating means 102 and the arithmetic circuit 103 have the number of screen blocks, that is, the drive circuit 10.
The same number as 5 is provided. The output of the drive circuit 105 and the subsequent steps are the same as in the first example.
【０００７】[0007]
【発明が解決しようとする課題】第１の例では、Ａ／Ｄ
変換した直後に補正波形と演算処理するが、非常に高速
な処理が必要である。例えば、有効走査期間が２５．８
μｓの信号を水平方向が１４４０画素の液晶パネル１０
６に表示するには、
１４４０／２５．８μｓ＝５５．８ＭＨｚ
での処理が必要となり、実現にはタイミング設計などが
厳しくなり、回路規模も大きくなってしまう、という問
題点があった。In the first example, the A / D
Immediately after the conversion, the correction waveform is calculated and processed, but very high-speed processing is required. For example, the effective scanning period is 25.8.
Liquid crystal panel 10 with 1440 pixel horizontal signal
In order to display in FIG. 6, processing at 1440 / 25.8 μs = 55.8 MHz is required, and there are problems that the timing design and the like become strict for realization and the circuit scale becomes large.
【０００８】第２の例では、６倍に時間軸伸長している
ので、演算処理の速度は、
５５．８ＭＨｚ／６＝９．３ＭＨｚ
と下げることができ、演算処理は容易になるが、６つの
補正波形生成手段１０２がそれぞれ独立しているため、
液晶パネル１０６全体を一枚の画面として見た場合、補
正結果が不連続となってしまい、さらに人間の視覚特性
として知られているマッハ効果やクレークオブライエン
効果により、隣接するブロック間がより不連続に見えて
しまうという問題点があった。In the second example, since the time axis is expanded 6 times, the speed of the arithmetic processing can be reduced to 55.8 MHz / 6 = 9.3 MHz, and the arithmetic processing becomes easy. Since the two correction waveform generation means 102 are independent of each other,
When the entire liquid crystal panel 106 is viewed as a single screen, the correction result becomes discontinuous, and moreover, the adjacent blocks are more discontinuous due to the Mach effect and the Crake-O'Brien effect known as human visual characteristics. There was a problem that it looked like.
【０００９】そこで本発明はこのような課題を解決する
もので、その目的とするところは、低速度で、かつ不連
続とならない映像信号補正回路を実現することである。Therefore, the present invention solves such a problem, and an object of the present invention is to realize a video signal correction circuit which is low in speed and does not become discontinuous.
【００１０】[0010]
【課題を解決するための手段】請求項１では、補正波形
生成手段は１つで、該出力を時間軸伸長し、入力映像信
号を時間軸伸長した後の信号とブロックごとに演算する
ことを特徴とする。According to a first aspect of the present invention, there is only one correction waveform generating means, and the output is expanded on the time axis, and the input video signal is calculated on a block-by-block basis with the signal after the time axis expansion. Characterize.
【００１１】請求項２では、入力映像信号を時間軸伸長
した後の信号と演算するための信号を記憶する手段を備
え、補正波形生成手段によって生成した補正信号を分割
して前記記憶手段に転送する構成であることを特徴とす
る。According to a second aspect of the present invention, there is provided means for storing a signal for arithmetically operating the input video signal after the time axis expansion, and the correction signal generated by the correction waveform generating means is divided and transferred to the storage means. It is characterized by being configured.
【００１２】[0012]
【実施例】以下、この発明の実施例を図面を参照して説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】図１は、本発明による第１の実施例であ
る。入力信号１００はＡ／Ｄコンバータ１０１によって
ディジタル信号に変換され、時間軸伸長回路１０４で時
間軸伸長される。これらの動作は、第２の従来例と同じ
であるため、説明は省略する。液晶パネル１０６の左か
ら２番目のブロックに対応する信号について考えると、
入力信号１００が図３の入力波形５０の場合、部分５２
が伸長され、映像伸長出力５４が時間軸伸長回路１０４
の出力となる。一方、補正波形生成手段１０２では、第
１の従来例と同様に補正波形が生成され、第２の時間軸
伸長回路１０に入力される。該時間軸伸長回路１０は、
第１の時間軸伸長回路１０４と同じ構成であり、補正波
形生成手段１０２によって生成された補正波形を、液晶
パネル１０６のブロック数と同じ数に、並列分割する。
波形生成手段１０２の出力が補正波形５１の場合、部分
５３が伸長され、補正伸長出力５５が第２の時間軸伸長
回路１０の出力になる。第１の時間軸伸長回路１０４の
出力と第２の時間軸伸長回路１０の出力は、演算回路１
０３で演算され、図３の演算出力５６として出力され、
その後ドライブ回路１０５によって増幅、反転処理など
が行われ、液晶パネル１０６に印加される。尚、図３の
演算は、乗算の場合について示した。液晶パネル１０６
は、水平方向にドライブ回路１０５と同じ数のブロック
に分割されており、並列駆動される。FIG. 1 shows a first embodiment according to the present invention. The input signal 100 is converted into a digital signal by the A / D converter 101, and the time axis expansion circuit 104 expands the time axis. Since these operations are the same as those of the second conventional example, description thereof will be omitted. Considering the signal corresponding to the second block from the left of the liquid crystal panel 106,
If the input signal 100 is the input waveform 50 of FIG.
Is expanded, and the video expansion output 54 is expanded on the time base 104.
Will be output. On the other hand, in the correction waveform generation means 102, a correction waveform is generated as in the first conventional example, and is input to the second time axis expansion circuit 10. The time axis expansion circuit 10 is
It has the same configuration as the first time axis expansion circuit 104, and the correction waveform generated by the correction waveform generation means 102 is divided in parallel into the same number as the number of blocks of the liquid crystal panel 106.
When the output of the waveform generation means 102 is the corrected waveform 51, the portion 53 is expanded, and the corrected expansion output 55 becomes the output of the second time axis expansion circuit 10. The output of the first time-base expansion circuit 104 and the output of the second time-base expansion circuit 10 are the arithmetic circuit 1
03, and output as the operation output 56 of FIG.
After that, the drive circuit 105 performs amplification, inversion processing, etc., and applies the liquid crystal panel 106. The calculation in FIG. 3 is shown for multiplication. Liquid crystal panel 106
Are horizontally divided into the same number of blocks as the drive circuit 105 and are driven in parallel.
【００１４】図２に第２の実施例を示す。図中で図１と
同じ記号は、同じ機能を示す。波形生成手段２０の一例
を図４に示す。４個の要素波形ＲＯＭ２２には、水平周
期と垂直周期の鋸歯状波と、水平周期と垂直周期のパラ
ボラ波が、それぞれレベルを変えた複数のテーブルとし
て記憶されており、レベル調整回路２３によって、上位
ＡＢ（アドレスバス）を決めることにより、それぞれの
ＲＯＭの出力波形を決める。また、下位ＡＢにはアドレ
スカウンタ２４の出力が接続されており、該アドレスカ
ウンタ２４のカウント値に同期して、ＤＢ（データバ
ス）に出力が得られる。ここで、前記アドレスカウンタ
は、入力信号１００と同期している必要は無い。前記要
素波形ＲＯＭ２２の出力はアダー２５で加算され、波形
データ４０として出力される。また、前記アドレスカウ
ンタ２４からは、書込みアドレス４１と、液晶パネル１
０６のブロック数に応じた選択信号を出力する、ブロッ
クカウンタ２６からのブロックセレクト信号４２が出力
される。液晶パネル１０６を６ブロックに分割した場合
の、左から３番目のブロックについて見た場合、図６に
示すように、波形データ４０とブロックセレクト信号４
２の関係になる。次に図２の波形記憶手段２１の一例を
図５に示す。アドレススイッチ２８は、補正波形の調整
時には、書込みアドレス４１をＲＡＭ２７のＡＢに接続
する。ブロックセレクト信号４２がハイレベルの時、Ｒ
ＡＭ２７は書込みが可能な状態となり、ＤＢＩ（データ
バスインプット）を通して、書込みアドレス４１に指定
されたアドレスに波形データ４０を記憶する。読出しカ
ウンタ２９は、水平同期信号と垂直同期信号に同期して
おり、補正波形の調整時以外は、アドレススイッチ２８
によりＲＡＭ２７のＡＢに接続され、水平周期と垂直周
期に同期して、記憶された波形をＤＢＯ（データバスア
ウトプット）から出力する。即ち、補正波形調整時に記
憶された波形データ４０のブロックセレクト信号４２に
応じた部分のデータが、水平周期と垂直周期に同期して
読み出される。このようにして、波形記憶手段２１から
は、補正波形生成手段２０の出力である補正波形を、ブ
ロックに応じた波形に変換したものが得られる。他の部
分についてはここでは説明しないが、第１の実施例と同
じ動作をする。FIG. 2 shows a second embodiment. In the figure, the same symbols as in FIG. 1 indicate the same functions. An example of the waveform generating means 20 is shown in FIG. The four element waveform ROMs 22 store a sawtooth wave having a horizontal cycle and a vertical cycle, and a parabolic wave having a horizontal cycle and a vertical cycle as a plurality of tables having different levels. By determining the upper AB (address bus), the output waveform of each ROM is determined. The output of the address counter 24 is connected to the lower AB, and the output is obtained on the DB (data bus) in synchronization with the count value of the address counter 24. Here, the address counter does not need to be synchronized with the input signal 100. The outputs of the element waveform ROM 22 are added by the adder 25 and output as waveform data 40. Further, from the address counter 24, the write address 41 and the liquid crystal panel 1
A block select signal 42 is output from the block counter 26, which outputs a selection signal corresponding to the number of blocks of 06. When looking at the third block from the left when the liquid crystal panel 106 is divided into 6 blocks, as shown in FIG. 6, the waveform data 40 and the block select signal 4
There is a relationship of 2. Next, an example of the waveform storage means 21 of FIG. 2 is shown in FIG. The address switch 28 connects the write address 41 to AB of the RAM 27 when adjusting the correction waveform. When the block select signal 42 is high level, R
The AM 27 becomes ready for writing, and stores the waveform data 40 at the address designated by the write address 41 through DBI (data bus input). The read counter 29 is synchronized with the horizontal synchronizing signal and the vertical synchronizing signal, and is used for the address switch 28 except when the correction waveform is adjusted.
Is connected to AB of the RAM 27, and the stored waveform is output from DBO (data bus output) in synchronization with the horizontal period and the vertical period. That is, the data of the portion corresponding to the block select signal 42 of the waveform data 40 stored during the correction waveform adjustment is read in synchronization with the horizontal period and the vertical period. In this way, from the waveform storage means 21, the corrected waveform output from the corrected waveform generation means 20 is converted into a waveform corresponding to the block. Other parts are not described here, but operate in the same manner as in the first embodiment.
【００１５】尚、これら２つの実施例では、液晶パネル
１０６を６ブロックに分割した場合について説明した
が、複数であればブロック数がいくつであっても実現で
きることは明らかである。In these two embodiments, the case where the liquid crystal panel 106 is divided into 6 blocks has been described, but it is obvious that any number of blocks can be realized as long as the number is plural.
【００１６】[0016]
【発明の効果】以上説明したように、本発明によれば、
補正波形を時間軸伸長するか、または波形記憶手段に転
送後、時間軸伸長した映像信号と演算処理するため、演
算処理の速度を下げることができ、タイミング設計が厳
しくなり、かつ回路規模も大きくなるのを避けることが
できる。さらには、元々１つに合成された補正波形を分
割するため、補正波形の連続性が失われることが無く、
従来のブロックごとの補正のように、ブロック間が不連
続に見えてしまうような欠点を無くすことができる。ま
た、本発明による補正回路は、シェーディング補正だけ
ではなく、ガンマ特性の補正等にも用いることができ
る。As described above, according to the present invention,
Since the corrected waveform is expanded on the time axis or transferred to the waveform storage means and then processed with the time-axis expanded video signal, the speed of the operation processing can be reduced, the timing design becomes strict, and the circuit scale becomes large. You can avoid becoming. Furthermore, since the correction waveforms originally combined into one are divided, the continuity of the correction waveforms is not lost,
It is possible to eliminate the defect that the blocks appear to be discontinuous like the conventional correction for each block. The correction circuit according to the present invention can be used not only for shading correction but also for gamma characteristic correction.
【００１７】また、第２の実施例では、補正波形生成手
段を入力信号と非同期にすることができるため、マイク
ロコンピュータなどを使った調整が容易に実現できると
いう効果がある。Further, in the second embodiment, since the correction waveform generating means can be made asynchronous with the input signal, there is an effect that adjustment using a microcomputer or the like can be easily realized.
【００１８】尚、本実施例では液晶パネルを用いた場合
について述べたが、他の表示素子でも、複数のブロック
に分割して並列駆動するものであれば同様に使えること
は明らかである。Although a liquid crystal panel is used in this embodiment, it is obvious that other display elements can be similarly used as long as they are divided into a plurality of blocks and are driven in parallel.
【図１】 本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】 本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】 本発明の時間軸伸長回路と演算回路の出力を
説明する波形図である。FIG. 3 is a waveform diagram illustrating outputs of the time-base expansion circuit and the arithmetic circuit of the present invention.
【図４】 本発明の補正波形生成手段の一例を示すブロ
ック図である。FIG. 4 is a block diagram showing an example of a correction waveform generating means of the present invention.
【図５】 本発明の波形記憶手段の一例を示すブロック
図である。FIG. 5 is a block diagram showing an example of a waveform storage means of the present invention.
【図６】 本発明の補正波形生成手段と補正波形記憶手
段の、波形データとブロックセレクト信号のタイミング
を示す、タイミング図である。FIG. 6 is a timing chart showing timings of waveform data and a block select signal in the correction waveform generation means and the correction waveform storage means of the present invention.
【図７】 第１の従来例を示すブロック図である。FIG. 7 is a block diagram showing a first conventional example.
【図８】 従来例の波形生成手段を示すブロック図であ
る。FIG. 8 is a block diagram showing a conventional waveform generating means.
【図９】 従来例の時間軸伸長回路を示すブロック図で
ある。FIG. 9 is a block diagram showing a conventional time axis expansion circuit.
【図１０】 時間軸伸長回路の動作を説明するタイミン
グ図である。FIG. 10 is a timing diagram illustrating the operation of the time axis expansion circuit.
【図１１】 第２の従来例を示すブロック図である。FIG. 11 is a block diagram showing a second conventional example.
１０ 第２の時間軸伸長回路 ２０ 補正波形生成手段 ２１ 補正波形記憶手段 ２２ 要素波形ＲＯＭ ２３ レベル調整回路 ２４ アドレスカウンタ ２５ アダー ２６ ブロックカウンタ ２７ ＲＡＭ ２８ アドレススイッチ ２９ 読出しカウンタ ４０ 波形データ ４１ 書込みアドレス ４２ ブロックセレクト信号 ５０ 入力信号 ５１ 補正波形 ５２ 部分 ５３ 部分 ５４ 映像伸長出力 ５５ 補正伸長出力 ５６ 演算出力 １００ 入力信号 １０１ Ａ／Ｄコンバータ １０２ 補正波形生成手段 １０３ 演算回路 １０４ 第１の時間軸伸長回路 １０５ ドライブ回路 １０６ 液晶パネル ２００ 要素波形生成手段 ２０１ レベル調整手段 ２０２ アダー ２０３ Ａ／Ｄコンバータ ２１０ａ スイッチ ２１０ｂ スイッチ ２１０ｃ スイッチ ２１０ｄ スイッチ ２１１ａ ラインメモリ ２１１ｂ ラインメモリ ２１２ 書込みカウンタ ２１３ 書込みイネーブル回路 ２１４ 読出しカウンタ ２２０ 入力 ２２１ 書込みタイミング ２２２ 部分 ２２３ 出力 10 Second time base expansion circuit 20 Correction waveform generating means 21 Corrected waveform storage means 22 element waveform ROM 23 Level adjustment circuit 24 address counter 25 Adder 26 block counter 27 RAM 28 address switch 29 Read counter 40 waveform data 41 write address 42 Block select signal 50 input signal 51 Corrected waveform 52 parts 53 pieces 54 Video decompression output 55 Corrected expansion output 56 Calculation output 100 input signal 101 A / D converter 102 correction waveform generating means 103 arithmetic circuit 104 First Time Axis Expansion Circuit 105 drive circuit 106 LCD panel 200 element waveform generation means 201 Level adjustment means 202 Adder 203 A / D converter 210a switch 210b switch 210c switch 210d switch 211a line memory 211b line memory 212 write counter 213 write enable circuit 214 read counter 220 inputs 221 write timing 222 parts 223 output
Claims (2)
軸伸長回路と、補正波形生成手段と、複数のドライブ回
路を備えた信号処理回路において、前記補正波形生成手
段の後に第２の時間軸伸長回路を備え、前記第１の時間
軸伸長回路の出力と前記第２の時間軸伸長回路の出力を
演算する、複数の演算回路を備えたことを特徴とする映
像信号補正回路。1. A video signal display device, comprising: a signal processing circuit including a first time axis expansion circuit, a correction waveform generating means, and a plurality of drive circuits, wherein a second signal is provided after the correction waveform generating means. A video signal correction circuit comprising a time axis expansion circuit and comprising a plurality of arithmetic circuits for calculating an output of the first time axis expansion circuit and an output of the second time axis expansion circuit.
回路と、補正波形生成手段と、複数のドライブ回路を備
えた信号処理回路において、複数の補正波形記憶手段
と、前記時間軸伸長回路の出力と前記補正波形記憶手段
の出力を演算する、前記補正波形記憶手段と等しい数の
演算回路とを備えたことを特徴とする、映像信号補正回
路。2. A video signal display device, comprising a time axis expansion circuit, a correction waveform generation means, and a signal processing circuit comprising a plurality of drive circuits, wherein a plurality of correction waveform storage means and the time axis expansion circuit are provided. And an arithmetic circuit equal in number to the correction waveform storage means for calculating the output of the correction waveform storage means and the output of the correction waveform storage means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17926791A JPH0527701A (en) | 1991-07-19 | 1991-07-19 | Video signal correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17926791A JPH0527701A (en) | 1991-07-19 | 1991-07-19 | Video signal correcting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527701A true JPH0527701A (en) | 1993-02-05 |
Family
ID=16062862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17926791A Pending JPH0527701A (en) | 1991-07-19 | 1991-07-19 | Video signal correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527701A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564112A (en) * | 1991-09-03 | 1993-03-12 | Koudo Eizou Gijutsu Kenkyusho:Kk | Signal processing circuit for liquid crystal projection type video display device |
| JPH0564114A (en) * | 1991-09-03 | 1993-03-12 | Koudo Eizou Gijutsu Kenkyusho:Kk | Signal processing circuit for liquid crystal projection type video display device |
| JPH0564113A (en) * | 1991-09-03 | 1993-03-12 | Koudo Eizou Gijutsu Kenkyusho:Kk | Signal processing circuit for liquid crystal projection type video display device |
| US6943765B2 (en) | 2001-07-09 | 2005-09-13 | Seiko Epson Corp. | Electro-optical-device driving method, image processing circuit, electronic apparatus, and correction-data generating method |
-
1991
- 1991-07-19 JP JP17926791A patent/JPH0527701A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564112A (en) * | 1991-09-03 | 1993-03-12 | Koudo Eizou Gijutsu Kenkyusho:Kk | Signal processing circuit for liquid crystal projection type video display device |
| JPH0564114A (en) * | 1991-09-03 | 1993-03-12 | Koudo Eizou Gijutsu Kenkyusho:Kk | Signal processing circuit for liquid crystal projection type video display device |
| JPH0564113A (en) * | 1991-09-03 | 1993-03-12 | Koudo Eizou Gijutsu Kenkyusho:Kk | Signal processing circuit for liquid crystal projection type video display device |
| US6943765B2 (en) | 2001-07-09 | 2005-09-13 | Seiko Epson Corp. | Electro-optical-device driving method, image processing circuit, electronic apparatus, and correction-data generating method |
| KR100519829B1 (en) * | 2001-07-09 | 2005-10-06 | 세이코 엡슨 가부시키가이샤 | Method of operating an electric optical device, an image processing circuit, an electronic apparatus and method of generating compensation data |
| US7598969B2 (en) | 2001-07-09 | 2009-10-06 | Seiko Epson Corporation | Electro-optical-device driving method, image processing circuit, electronic apparatus, and correction-data generating method |
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