JPH05276548A - Time switch device - Google Patents
Time switch deviceInfo
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- JPH05276548A JPH05276548A JP9717092A JP9717092A JPH05276548A JP H05276548 A JPH05276548 A JP H05276548A JP 9717092 A JP9717092 A JP 9717092A JP 9717092 A JP9717092 A JP 9717092A JP H05276548 A JPH05276548 A JP H05276548A
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- memory
- control
- data
- speech path
- control information
- Prior art date
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- Withdrawn
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、時間スイッチ装置に係
り、とくに時分割多重通話路におけるデータ交換用時間
スイッチ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time switch device, and more particularly to a time switch device for data exchange in a time division multiplex communication path.
【０００２】[0002]
【従来の技術】従来の通話路時間スイッチは、上り側ハ
イウェイからのデータを一時的に格納する第１の通話路
メモリと、下り側ハイウェイからのデータを一時的に格
納する第２の通話路メモリと、第１の通話路メモリに対
する制御情報を格納する第１の制御メモリと、第２の通
話路メモリに対する制御情報を格納する第２の制御メモ
リと、第１の制御メモリからの制御情報に基づき第１の
通話路メモリに対する書き込み・読み出しを制御する第
１の通話路メモリ制御回路と、第２の制御メモリからの
制御情報に基づき第２の通話路メモリに対する書き込み
・読み出しを制御する第２の通話路メモリ制御回路とか
ら構成されている。2. Description of the Related Art A conventional speech path time switch comprises a first speech path memory for temporarily storing data from an upside highway and a second speech path memory for temporarily storing data from a downside highway. A memory, a first control memory for storing control information for the first speech path memory, a second control memory for storing control information for the second speech path memory, and control information from the first control memory A first speech path memory control circuit for controlling writing / reading to / from the first speech path memory, and a writing / reading control to / from the second speech path memory based on control information from the second control memory. It is composed of two speech path memory control circuits.
【０００３】そして、上り側ハイウェイと下り側ハイウ
ェイの２つのハイウェイを双対制御する際に、シーケン
シャル書き込み・ランダム読み出しモードあるいはラン
ダム書き込み・シーケンシャル読み出しモードというよ
うにモードが異なる場合には各制御メモリへの制御情報
の書き込みは同時に行なわれており、一方同じメモリ書
き込み・読み出しモードの場合には、各制御メモリに対
して個別に制御情報の書き込みを行なっていた。In dual control of two highways, an upside highway and a downside highway, if the modes are different, such as sequential write / random read mode or random write / sequential read mode, the control memories are controlled. The control information is written at the same time. On the other hand, in the case of the same memory write / read mode, the control information is written individually to each control memory.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来例においては、上り側ハイウェイと下り側ハイウェイ
に対して双対なパスの切り換えを行なう際に各時間スイ
ッチの書き込みモードと読み出しモードを同じにする
と、各制御メモリに対して個別に制御情報の書き込みを
行う必要があるために、通話路の切り換えが多く発生し
た際には制御メモリへの制御情報の書き込み回数が増加
し、切り換え処理に要する時間が長くなるという不都合
があった。However, in the above-described conventional example, if the write mode and the read mode of each time switch are set to be the same when performing dual path switching for the upside highway and the downside highway, Since it is necessary to write the control information individually to each control memory, the number of times the control information is written to the control memory increases when the switching of the communication path occurs frequently, and the time required for the switching process increases. There was the inconvenience of becoming longer.
【０００５】[0005]
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに時分割多重通話路において処理
の高速化および処理手順の簡略化ができる時間スイッチ
装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a time switch device capable of improving the disadvantages of the conventional example and speeding up the processing and simplifying the processing procedure especially in a time division multiplex communication path.
【０００６】[0006]
【課題を解決するための手段】そこで、本発明では、上
り側ハイウェイからのデータを一時的に格納する第１の
通話路メモリと、下り側ハイウェイからのデータを一時
的に格納する第２の通話路メモリと、第１の通話路メモ
リに対する制御情報を格納する第１の制御メモリと、第
２の通話路メモリに対する制御情報を格納する第２の制
御メモリと、第１の制御メモリからの制御情報に基づき
第１の通話路メモリに対する書き込み・読み出しを制御
する第１の通話路メモリ制御回路と、第２の制御メモリ
からの制御情報に基づき第２の通話路メモリに対する書
き込み・読み出しを制御する第２の通話路メモリ制御回
路と、第１の制御メモリと第２の制御メモリに制御情報
を設定する制御メモリ書込切換回路とを具備するという
構成を採っている。これによって前述した目的を達成し
ようとするものである。Therefore, according to the present invention,
First to temporarily store data from the highway
Temporarily stores data from the call path memory and the downside highway
Second channel memory to be stored temporarily and first channel memo
A first control memory for storing control information for the memory;
A second control that stores control information for the second channel memory
Based on the control information from the control memory and the first control memory
Controlling writing / reading to the first channel memory
First communication path memory control circuit and second control memory
Based on the control information from the
Second channel memory control time to control loading / reading
And control information in the first control memory and the second control memory
And a control memory write switching circuit for setting
The composition is adopted. This achieves the above objectives
It is something to try.
【０００７】[0007]
【作用】第１の通話路メモリに上り側ハイウェイからの
データが格納され、第２の通話路メモリに下り側ハイウ
ェイからのデータが格納される。The data from the upward highway is stored in the first speech path memory, and the data from the downward highway is stored in the second speech path memory.
【０００８】制御情報が制御メモリ書込切換回路に入力
されると、制御メモリ書込切換回路は制御情報に基づい
てアドレスとデータを第１の制御メモリに送出するとと
もに、このアドレスとデータを入れ換えて第２の制御メ
モリに送出する。When the control information is input to the control memory write switching circuit, the control memory write switching circuit sends the address and the data to the first control memory based on the control information and exchanges the address and the data. And sends it to the second control memory.
【０００９】第１の通話路メモリ制御回路は、第１の制
御メモリに格納されているアドレスとデータに基づき、
第１の通話路メモリに格納されているデータを入れ換え
て出力する。The first speech path memory control circuit, based on the address and data stored in the first control memory,
The data stored in the first channel memory is replaced and output.
【００１０】同時に第２の通話路メモリ制御回路は、第
２の制御メモリに格納されているアドレスとデータに基
づき、第２の通話路メモリに格納されているデータを入
れ換えて出力する。At the same time, the second speech path memory control circuit replaces and outputs the data stored in the second speech path memory based on the address and the data stored in the second control memory.
【００１１】[0011]
【発明の実施例】以下、本発明の一実施例を図１ないし
図３に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
【００１２】図１の実施例は、上り側ハイウェイからの
データを一時的に格納する第１の通話路メモリ５と、下
り側ハイウェイからのデータを一時的に格納する第２の
通話路メモリ９と、第１の通話路メモリ５に対する制御
情報を格納する第１の制御メモリ２と、第２の通話路メ
モリ９に対する制御情報を格納する第２の制御メモリ６
と、第１の通話路メモリ５に対するアドレスをカウント
アップする第１のカウンタ３と、第２の通話路メモリ９
に対するアドレスをカウントアップする第２のカウンタ
７と、第１の制御メモリ２からの制御情報と第１のカウ
ンタ３からのカウント値に基づき第１の通話路メモリ５
に対する書き込み・読み出しを制御する第１の通話路メ
モリ制御回路４と、第２の制御メモリ６からの制御情報
と第２のカウンタ７からのカウント値に基づき第２の通
話路メモリ９に対する書き込み・読み出しを制御する第
２の通話路メモリ制御回路８と、第１の制御メモリ２と
第２の制御メモリ６に制御情報を設定する制御メモリ書
込切換回路１とから構成される。In the embodiment of FIG. 1, a first speech path memory 5 for temporarily storing data from the upside highway and a second speech path memory 9 for temporarily storing data from the downside highway. , A first control memory 2 for storing control information for the first speech path memory 5, and a second control memory 6 for storing control information for the second speech path memory 9.
A first counter 3 for counting up an address for the first speech path memory 5, and a second speech path memory 9
A second counter 7 for counting up the address for the first call path memory 5 based on the control information from the first control memory 2 and the count value from the first counter 3.
A first channel memory control circuit 4 for controlling writing / reading to / from the second channel memory 9 based on the control information from the second control memory 6 and the count value from the second counter 7. It comprises a second speech path memory control circuit 8 for controlling reading, and a control memory write switching circuit 1 for setting control information in the first control memory 2 and the second control memory 6.
【００１３】ここで制御メモリ書込切換回路１は、図２
に示されるように制御情報を入力し，第１の通話路メモ
リ５に格納するための制御メモリ共通アドレス線１０お
よび制御メモリ共通データ線１１と、制御メモリ共通ア
ドレス線１０と制御メモリ共通データ線１１のいずれか
を選択し制御メモリアドレス線１３を介して第２の制御
メモリ６に送出する第１の選択手段１４と、制御メモリ
共通アドレス線１０と制御メモリ共通データ線１１のい
ずれかを選択し制御メモリデータ線１４を介して第２の
制御メモリ６に送出する第２の選択手段１５と、第１の
選択手段１４と第２の選択手段１５を制御するための制
御メモリ書き込み制御線１２とから構成されている。The control memory write switching circuit 1 shown in FIG.
, Control memory common address line 10 and control memory common data line 11 for inputting control information and storing it in the first communication path memory 5, control memory common address line 10 and control memory common data line 11 for selecting any one of 11 and sending to the second control memory 6 via the control memory address line 13, and selecting one of the control memory common address line 10 and the control memory common data line 11. The second selection means 15 for sending to the second control memory 6 via the control memory data line 14, and the control memory write control line 12 for controlling the first selection means 14 and the second selection means 15. It consists of and.
【００１４】また、各通話路メモリ５，９への書き込み
・読み出しモードは共通になっており、シーケンシャル
書き込み・ランダム読み出しモードと，ランダム書き込
み・シーケンシャル読み出しモードとに自由に設定でき
る。Further, the write / read modes for the respective channel memories 5 and 9 are common and can be freely set to the sequential write / random read mode and the random write / sequential read mode.
【００１５】さらにメモリ書き込み・読み出しモードを
シーケンシャル書き込み・ランダム読み出しモードにす
ることにより、上り側ハイウェイと下り側ハイウェイの
両方について同報通信が可能となる。Further, by setting the memory write / read mode to the sequential write / random read mode, it becomes possible to carry out the broadcast communication on both the upstream highway and the downstream highway.
【００１６】次に、本実施例の動作について説明する。
ここで図３に示されるように上り側ハイウェイにおける
時分割多重データの先頭位置にあるデータ「Ａ」を４番
目に切り換え、下り側ハイウェイにおける時分割多重デ
ータの４番目にあるデータ「Ａ」を先頭位置に切り換え
る場合について説明する。Next, the operation of this embodiment will be described.
Here, as shown in FIG. 3, the data “A” at the beginning position of the time division multiplexed data on the upstream side highway is switched to the fourth position, and the data “A” at the fourth position of the time division multiplexed data on the downstream side highway is switched. The case of switching to the start position will be described.
【００１７】．第１の通話路メモリ５のアドレス「０
０」の位置に上り側ハイウェイからのデータ「Ａ」が格
納され、第２の通話路メモリ９のアドレス「０３」の位
置に下り側ハイウェイからのデータ「Ａ」が格納され
る。.. Address "0" of the first channel memory 5
The data "A" from the ascending highway is stored at the position "0", and the data "A" from the descending highway is stored at the address "03" in the second speech path memory 9.
【００１８】．制御メモリ共通アドレス線１０を介し
てアドレス「０３」が、制御メモリ共通データ線１１を
介してデータ「００」が送出される。また、制御メモリ
書き込み制御線１２を介して、第１の選択手段１４に制
御メモリ共通データ線１１を，第２の選択手段１５に制
御メモリ共通アドレス線１０を選択するように指示され
る。すなわち、第１の制御メモリ２にはアドレス「０
３」とデータ「００」が設定され、第２の制御メモリ６
にはアドレス「００」とデータ「０３」が設定される。.. The address “03” is sent out via the control memory common address line 10 and the data “00” is sent out via the control memory common data line 11. Further, via the control memory write control line 12, the first selecting means 14 is instructed to select the control memory common data line 11 and the second selecting means 15 is instructed to select the control memory common address line 10. That is, the address "0" is stored in the first control memory 2.
3 ”and data“ 00 ”are set, and the second control memory 6
An address "00" and data "03" are set in this field.
【００１９】．第１の通話路メモリ制御回路４は、第
１の制御メモリ２に格納されているアドレス「０３」と
データ「００」に基づき、第１の通話路メモリ５のアド
レス「００」に格納されているデータ「Ａ」を時分割多
重データの４番目のデータとして出力する。.. The first speech path memory control circuit 4 stores the address "03" and the data "00" stored in the first control memory 2 at the address "00" of the first speech path memory 5. The output data “A” is output as the fourth data of the time division multiplexed data.
【００２０】同時に第２の通話路メモリ制御回路８は、
第２の制御メモリ６に格納されているアドレス「００」
とデータ「０３」に基づき、第２の通話路メモリ９のア
ドレス「０３」に格納されているデータ「Ａ」を時分割
多重データの先頭位置のデータとして出力する。At the same time, the second speech path memory control circuit 8
Address "00" stored in the second control memory 6
Based on the data "03" and the data "03", the data "A" stored in the address "03" of the second speech path memory 9 is output as the data at the head position of the time division multiplexed data.
【００２１】また、ハイウェイの片側だけについてパス
を切り換える場合は、制御メモリ書き込み制御線１２を
介して、第１の選択手段１４に制御メモリ共通アドレス
線１０を，第２の選択手段１５に制御メモリ共通データ
線１１を選択するように指示される。すなわち制御メモ
リアドレス線１３には共通アドレス信号が、また制御メ
モリデータ線１４には共通データ信号が出力される。When the path is switched only on one side of the highway, the control memory write control line 12 is used to control the control memory common address line 10 to the first selection means 14 and the second selection means 15 to the control memory. It is instructed to select the common data line 11. That is, a common address signal is output to the control memory address line 13 and a common data signal is output to the control memory data line 14.
【００２２】[0022]
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、制御メモリへの１度の書き込み動
作で上り側ハイウェイと下り側ハイウェイの双対なパス
の切り換えができ、これがため、２つのハイウェイの双
対パスの切り換えが多数発生した際の処理時間が従来の
約半分に短縮され、処理の高速化，処理手順の簡略化お
よびコスト低減ができるという従来にない優れた時間ス
イッチ装置を提供することができる。Since the present invention is constructed and functions as described above, according to this, it is possible to switch the dual paths of the upside highway and the downside highway by a single write operation to the control memory. An excellent time switch device that has not been available in the past, in which the processing time when a large number of dual paths of two highways are switched is reduced to about half of the conventional time, and the processing speed can be increased, the processing procedure can be simplified, and the cost can be reduced. Can be provided.
【図１】本発明の一実施例を示す構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.
【図２】図１中における制御メモリ書込切換回路の詳細
を示す詳細ブロック図である。FIG. 2 is a detailed block diagram showing details of a control memory write switching circuit in FIG.
【図３】図１に示す実施例の動作を示す説明図である。FIG. 3 is an explanatory diagram showing the operation of the embodiment shown in FIG.
１：制御メモリ書込切換回路 ２：第１の制御メモリ ３：第１のカウンタ ４：第１の通話路メモリ制御回路 ５：第１の通話路メモリ ６：第２の制御メモリ ７：第２のカウンタ ８：第２の通話路メモリ制御回路 ９：第２の通話路メモリ １０：制御メモリ共通アドレス線 １１：制御メモリ共通データ線 １２：制御メモリ書き込み制御線 １３：制御メモリアドレス線 １４：制御メモリデータ線 1: Control memory write switching circuit 2: First control memory 3: First counter 4: First speech path memory control circuit 5: First speech path memory 6: Second control memory 7: Second Counter 8: Second speech path memory control circuit 9: Second speech path memory 10: Control memory common address line 11: Control memory common data line 12: Control memory write control line 13: Control memory address line 14: Control Memory data line
Claims (1)
格納する第１の通話路メモリと、下り側ハイウェイから
のデータを一時的に格納する第２の通話路メモリと、前
記第１の通話路メモリに対する制御情報を格納する第１
の制御メモリと、前記第２の通話路メモリに対する制御
情報を格納する第２の制御メモリとを有し、前記第１の
制御メモリからの制御情報に基づき第１の通話路メモリ
に対する書き込み・読み出しを制御する第１の通話路メ
モリ制御回路と、前記第２の制御メモリからの制御情報
に基づき第２の通話路メモリに対する書き込み・読み出
しを制御する第２の通話路メモリ制御回路とを備え、前
記第１の制御メモリと前記第２の制御メモリに制御情報
を設定する制御メモリ書込切換回路を装備したことを特
徴とする時間スイッチ装置。1. A first speech path memory for temporarily storing data from an upside highway, a second speech path memory for temporarily storing data from a downside highway, and the first speech. For storing control information for a route memory
Control memory and a second control memory for storing control information for the second speech path memory, and writing / reading to / from the first speech path memory based on the control information from the first control memory. A first speech path memory control circuit and a second speech path memory control circuit for controlling writing / reading to / from the second speech path memory based on control information from the second control memory. A time switch device comprising a control memory write switching circuit for setting control information in the first control memory and the second control memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9717092A JPH05276548A (en) | 1992-03-24 | 1992-03-24 | Time switch device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9717092A JPH05276548A (en) | 1992-03-24 | 1992-03-24 | Time switch device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276548A true JPH05276548A (en) | 1993-10-22 |
Family
ID=14185111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9717092A Withdrawn JPH05276548A (en) | 1992-03-24 | 1992-03-24 | Time switch device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276548A (en) |
-
1992
- 1992-03-24 JP JP9717092A patent/JPH05276548A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |