JPH05275969A - Surface acoustic wave convolver - Google Patents

Abstract

PURPOSE:To suppress a self-convolution signal in a SAW convolver without applying a bias voltage by a simple constitution. CONSTITUTION:The SAW convolver consists of a laminated structure body consisting of a piezoelectric body layer 1, an insulator layer 2, and a semiconductor layer 3, a pair of input electrodes 9 provided on the piezoelectric body layer, and a convolution output taking-out gate electrode 7 provided on the surface acoustic wave propagation path on the piezoelectric body layer between these input electrodes. In this SAW convolver, a part of the surface of the semiconductor layer 3 in areas between respective input electrodes 9 and the gate electrode is made of a semiconductor whose conduction type is different from that of the peripheral semiconductor. Consequently, self-convolution is suppressed because the propagation loss of SAW in these areas is large.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はスペクトラム拡散受信機
における相関器等として用いられる弾性表面波コンボル
バの改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a surface acoustic wave convolver used as a correlator or the like in a spread spectrum receiver.

【０００２】[0002]

【従来の技術】圧電膜／絶縁体／半導体からなる積層構
造を有する従来の典型的な弾性表面波（ＳＡＷ）コンボ
ルバの構造を図４に示す。同図において、１は圧電膜、
２は絶縁体、３は半導体、４は第１導電型半導体層、５
は第２導電型半導体層、６は半導体エピタキシャル層、
７はゲート電極、８は裏面電極、９はくし形電極（入力
電極）、１０は高濃度半導体基板、１１は入力端子、１
２は出力端子である。2. Description of the Related Art FIG. 4 shows a structure of a conventional typical surface acoustic wave (SAW) convolver having a laminated structure of piezoelectric film / insulator / semiconductor. In the figure, 1 is a piezoelectric film,
2 is an insulator, 3 is a semiconductor, 4 is a first conductivity type semiconductor layer, 5
Is a second conductivity type semiconductor layer, 6 is a semiconductor epitaxial layer,
7 is a gate electrode, 8 is a back surface electrode, 9 is a comb-shaped electrode (input electrode), 10 is a high-concentration semiconductor substrate, 11 is an input terminal, 1
2 is an output terminal.

【０００３】図４の構造はコンボルバのコンボリューシ
ョン効率が極めて高いという特徴を有している。図４
（ｂ），（ｃ）は、表面波の伝播方向に平行な面での断
面図をあらわしたものであるが、図４（ｂ）のように半
導体３として、半導体エピタキシャル層６と高濃度半導
体基板１０の積層構造とし、半導体エピタキシャル層の
不純物濃度が低濃度である場合は、特にコンボリューシ
ョン効率を高い値にすることができる。この点に関して
は、より詳細には、次の文献を参照されたい。 文献［１］： 特開昭６３−６２２８１号 なお、高濃度半導体基板１０の高濃度とは、不純物密度
が高濃度ということである。以下、文中の低濃度、高濃
度とは、不純物密度のことを示すものとする。The structure shown in FIG. 4 is characterized in that the convolver has a very high convolution efficiency. Figure 4
4B and 4C are cross-sectional views taken on a plane parallel to the propagation direction of the surface wave. As shown in FIG. 4B, the semiconductor epitaxial layer 6 and the high-concentration semiconductor are used as the semiconductor 3. When the substrate 10 has a laminated structure and the semiconductor epitaxial layer has a low impurity concentration, the convolution efficiency can be set to a high value. In this regard, refer to the following documents for more details. Reference [1]: JP-A-63-62281 Note that the high concentration of the high concentration semiconductor substrate 10 means that the impurity density is high. Hereinafter, low concentration and high concentration in the text mean the impurity density.

【０００４】一方、図４（ｃ）は、半導体３が、第１導
電型半導体層４と第２導電型半導体層５と高濃度半導体
基板１０の積層構造となっている。この場合は、ゲート
電極７に印加するバイアス電圧がゼロボルトの場合でも
高いコンボリューション効率を得ることができるという
特徴がある。この点に関するより詳細は、次の文献を参
照されたい。 文献［２］： 特開昭６２−６４１１３号On the other hand, in FIG. 4C, the semiconductor 3 has a laminated structure of a first conductivity type semiconductor layer 4, a second conductivity type semiconductor layer 5 and a high concentration semiconductor substrate 10. In this case, high convolution efficiency can be obtained even when the bias voltage applied to the gate electrode 7 is zero volt. For more details on this point, see the following references: Reference [2]: JP-A-62-64113

【０００５】[0005]

【発明が解決しようとする課題】ところで、図４のよう
な従来の構造のものでは、２つのくし形電極９（以後Ｉ
ＤＴと称す）に入力した信号の間のコンボリューション
信号の他に、セルフコンボリューション信号と呼ばれる
不必要な信号が生じる。セルフコンボリューション信号
とは、１つのＩＤＴによって生起された表面波が対向す
るＩＤＴによって反射されることによって生ずる信号で
あり、自分自身のコンボリューション信号に対応する。
図５にその様子を示す。図５において、入力信号Ｐ₁，
Ｐ₂により生ずる弾性表面波Ｓ₁とＳ₂から目的とするコ
ンボリューション信号Ｐoutが生じるが、その他に、Ｓ₁
とその反射波Ｓ_1rの間、Ｓ₂とその反射波Ｓ_2rの間、に
おいてもコンボリューション信号が生じることは明らか
であろう。後者の二つの信号がセルフコンボリューショ
ン信号である。By the way, in the conventional structure as shown in FIG. 4, two comb-shaped electrodes 9 (hereinafter I
An unnecessary signal called a self-convolution signal is generated in addition to the convolution signal between the signals input to DT). The self-convolution signal is a signal generated by the surface wave generated by one IDT being reflected by the facing IDT, and corresponds to its own convolution signal.
This is shown in FIG. In FIG. 5, the input signals P ₁ ,
Although convolution signal Pout of interest from the surface acoustic wave S ₁ and S ₂ produced by P ₂ is produced, the other, S ₁
It will be clear that the convolution signal also occurs between S ₂ and its reflected wave S _1r , and between S ₂ and its reflected wave S _2r . The latter two signals are self-convolution signals.

【０００６】さて、このようなセルフコンボリューショ
ン信号は、コンボルバの出力にとっては、スプリアスノ
イズとしてあらわれ、コンボルバのダイナミックレンジ
を低下させるという好ましくない影響を与える。特に図
４のような従来の構造のものでは、ゲート電極７の長さ
が短くなると、その影響が顕著になるという欠点があ
る。この点に関し、より詳細には、次の文献を参照され
たい。By the way, such a self-convolution signal appears as spurious noise on the output of the convolver and has an unfavorable effect of reducing the dynamic range of the convolver. In particular, the conventional structure as shown in FIG. 4 has a drawback that the effect becomes remarkable as the length of the gate electrode 7 becomes shorter. For more details in this regard, see the following references:

【０００７】文献［３］： Ｓ．Minagawa ,etal.“Eff
icient ZnO-SiO₂-Si Sezawa wave Convolver ",IEEE Tr
ans Sonics Ultrason., vol.SU-32, No.5,September 19
85,pp670-674 このようなセルフコンボリューション信号の影響を減少
させるための一般的な方法としては、例えばデュアルゲ
ートのコンボルバ（文献［４］参照）や、一方向性トラ
ンスデューサの利用（文献［５］参照）などの方法があ
る。Reference [3]: S. Minagawa, etal. “Eff
icient ZnO-SiO ₂ -Si Sezawa wave Convolver ", IEEE Tr
ans Sonics Ultrason., vol.SU-32, No.5, September 19
85, pp670-674 As a general method for reducing the influence of such a self-convolution signal, for example, a dual-gate convolver (see reference [4]) or the use of a unidirectional transducer (reference [5] ] See) and other methods.

【０００８】文献［４］： Ｉ．Yao,High-performance
elastic convolver with parabolic horns”，Proc.19
80 IEEE Ultrason.Symp.,1980 pp37-42 文献［５］： Ｃ．Ｌ．West,"SAW convolver employin
g Unidirectional transducers for improvedefficienc
y ", Proc.1982 Ultrason.Symp.,1982 pp119-123Reference [4]: I. Yao, High-performance
elastic convolver with parabolic horns ”, Proc.19
80 IEEE Ultrason.Symp., 1980 pp37-42 Reference [5]: C.I. L. West, "SAW convolver employin
g Unidirectional transducers for improvedefficienc
y ", Proc.1982 Ultrason.Symp., 1982 pp119-123

【０００９】しかし、文献［４］の方法では素子面積が
大きくなり、外部回路も複雑になるという欠点がある
し、文献［５］の方法では、やはり素子面積が増加し、
また周波数帯域を拡げることが困難であるという欠点が
ある。However, the method of the reference [4] has a drawback that the element area becomes large and the external circuit becomes complicated, and the method of the reference [5] also increases the element area.
In addition, it is difficult to expand the frequency band.

【００１０】一方、そのような一般的な方法以外に、特
に圧電膜／絶縁体／半導体構造を有するＳＡＷコンボル
バにおいてセルフコンボリューション信号を抑圧できる
構造として、図６のような構造のものがある。図６で
は、入力電極９とゲート電極７の間に副電極１３を設置
し、この副電極１３に副電極用直流バイアス源１４から
バイアス電圧を印加することによってセルフコンボリュ
ーション信号を抑圧できる。なお、図６において、図４
と同一符号は同一又は類似の部材をあらわす。図６の構
造と動作に関する詳細は、次の文献を参照されたい。On the other hand, in addition to such a general method, there is a structure as shown in FIG. 6 as a structure capable of suppressing a self-convolution signal particularly in a SAW convolver having a piezoelectric film / insulator / semiconductor structure. In FIG. 6, a sub-electrode 13 is provided between the input electrode 9 and the gate electrode 7, and a bias voltage is applied to the sub-electrode 13 from the sub-electrode DC bias source 14 to suppress the self-convolution signal. In addition, in FIG.
The same reference numerals denote the same or similar members. For further details regarding the structure and operation of FIG. 6, please refer to:

【００１１】文献［６］： 特開昭６３−２６０３１３
号 図６の構造のものは、素子面積もあまり増加させず、周
波数帯域も狭くないという利点を有している。しかし、
図６の構造によるセルフコンボリューション抑圧法で
は、副電極１３にバイアス電圧を印加することが不可欠
であり、そのために副電極用直流バイアス源１４が必要
である。しかし、このように外部バイアス源が必要であ
るということは、ＳＡＷコンボルバの周辺回路を小形化
する場合の障害になるし、また、副電極に印加するバイ
アスの値を調整するための工程が必要であり、生産上の
工程が増えるという欠点がある。Reference [6]: JP-A-63-260313
The structure of FIG. 6 has an advantage that the element area is not increased so much and the frequency band is not narrowed. But,
In the self-convolution suppression method with the structure of FIG. 6, it is indispensable to apply a bias voltage to the sub-electrode 13, and therefore the sub-electrode DC bias source 14 is necessary. However, the need for the external bias source is an obstacle to downsizing the peripheral circuit of the SAW convolver, and a step for adjusting the bias value applied to the sub-electrode is required. However, there is a drawback that the number of production steps increases.

【００１２】本発明の目的は、圧電膜／絶縁体／半導体
構造を有するＳＡＷコンボルバにおいて、構造を大幅に
変更することなく、しかも外部電源が不必要であるセル
フコンボリューション信号の抑圧構造を提供することに
ある。An object of the present invention is to provide a SAW convolver having a piezoelectric film / insulator / semiconductor structure that suppresses the self-convolution signal without significantly changing the structure and requires no external power supply. Especially.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、圧電体層／絶縁体層／半導体層からなる
積層構造体と、前記圧電体層上に設けられた１対の入力
電極と、該入力電極間の前記圧電体層上における表面波
伝播路上に設けられた出力ゲート電極と、よりなる弾性
表面波コンボルバにおいて、上記各入力電極と、上記出
力ゲート電極との間の領域における前記半導体層表面の
一部を、その周囲の半導体層の導電型とは異なる導電型
の半導体としたことを要旨とする。In order to achieve the above object, the present invention provides a laminated structure comprising a piezoelectric layer / insulator layer / semiconductor layer and a pair of inputs provided on the piezoelectric layer. A surface acoustic wave convolver including an electrode and an output gate electrode provided on a surface wave propagation path on the piezoelectric layer between the input electrodes, in a region between each input electrode and the output gate electrode. The gist of the present invention is that a part of the surface of the semiconductor layer in is made of a semiconductor having a conductivity type different from that of the surrounding semiconductor layer.

【００１４】[0014]

【作用】上記異種導電型半導体領域においては、バイア
ス電圧を印加しなくても、ＳＡＷの伝播損失が大きくな
る。従って、２つの入力ＳＡＷと、そのＩＤＴにおける
反射波とによるセルフコンボリューション信号を抑圧す
ることができる。In the heterogeneous conductivity type semiconductor region, the SAW propagation loss becomes large without applying a bias voltage. Therefore, it is possible to suppress the self-convolution signal due to the two input SAWs and the reflected waves at the IDTs.

【００１５】[0015]

【実施例】以下図面に示す本発明の実施例を説明する。
本発明の実施例を図１に示す。図１は表面波の伝播方向
に平行な面での断面図をあらわしたものである。図１の
実施例は、従来構造の図４（ｂ）を改良したものであ
り、図４（ｂ）と同一符号は同一又は類似の部材をあら
わすが、従来構造の図４（ｂ）と比べて、各入力電極９
とゲート電極７の間の領域で、しかも半導体３の表面の
一部の部分を周囲の半導体の導電型と異なる導電型の半
導体（異種導電型半導体１５）としたことに特徴があ
る。また上記実施例は、従来構造の図６において、副電
極１３を設置してバイアス電圧を印加しているのに対
し、この副電極のかわりに異種導電型半導体１５を設け
てバイアスを印加しないような構造にしたものともいえ
る。図１において、半導体エピタキシャル層６がｎ型半
導体で高濃度半導体基板１０がｎ⁺型半導体である場合
は、異種導電型半導体１５はｐ型半導体である。また半
導体エピタキシャル層６がｐ型半導体で高濃度半導体基
板１０がｐ⁺型半導体である場合は、異種導電型半導体
１５はｎ型半導体である。図１のような構造の異種導電
型半導体１５は、例えばｎ型半導体エピタキシャル層／
ｎ⁺型半導体基板なる構造の半導体の表面を拡散法、あ
るいはイオン注入法によってｐ型半導体に変換して形成
することができる。図１において、図４（ｂ）の従来構
造と同様に、コンボリューション効率を高い値とするた
めには、半導体エピタキシャル層６の不純物密度が低濃
度であるようにすることが望ましい。つまり、半導体３
として、低濃度半導体エピタキシャル層／高濃度半導体
基板なる構造を基本として異種導電型半導体１５を形成
することが望ましい。Embodiments of the present invention shown in the drawings will be described below.
An embodiment of the present invention is shown in FIG. FIG. 1 shows a sectional view of a plane parallel to the propagation direction of surface waves. The embodiment of FIG. 1 is an improvement of FIG. 4B of the conventional structure, and the same reference numerals as those in FIG. 4B represent the same or similar members, but are different from those of FIG. 4B of the conventional structure. Each input electrode 9
It is characterized in that a part of the surface of the semiconductor 3 in a region between the gate electrode 7 and the gate electrode 7 is a semiconductor of a conductivity type different from the conductivity type of the surrounding semiconductor (different conductivity type semiconductor 15). Further, in the above-described embodiment, in FIG. 6 of the conventional structure, the sub-electrode 13 is installed and the bias voltage is applied, whereas the different conductivity type semiconductor 15 is provided instead of the sub-electrode so that the bias is not applied. It can be said that it has a simple structure. In FIG. 1, when the semiconductor epitaxial layer 6 is an n-type semiconductor and the high-concentration semiconductor substrate 10 is an n ⁺ type semiconductor, the different conductivity type semiconductor 15 is a p-type semiconductor. When the semiconductor epitaxial layer 6 is a p-type semiconductor and the high-concentration semiconductor substrate 10 is a p ⁺ -type semiconductor, the heterogeneous conductivity type semiconductor 15 is an n-type semiconductor. The heterogeneous conductivity type semiconductor 15 having the structure as shown in FIG.
It can be formed by converting the surface of a semiconductor having a structure of an n ⁺ type semiconductor substrate into a p type semiconductor by a diffusion method or an ion implantation method. In FIG. 1, like the conventional structure of FIG. 4B, in order to make the convolution efficiency high, it is desirable that the impurity concentration of the semiconductor epitaxial layer 6 be low. That is, the semiconductor 3
As a result, it is desirable to form the heterogeneous conductivity type semiconductor 15 on the basis of the structure of low-concentration semiconductor epitaxial layer / high-concentration semiconductor substrate.

【００１６】次に、本発明の他の実施例を図２に示す。
図２はやはり表面波（ＳＡＷ）の伝播方向に平行な面で
の断面図をあらわしたものである。図２の実施例は、従
来構造の図４(ｃ）のものを改良したものである。図２
においても、図１と同様にやはり、各入力電極９とゲー
ト電極７の間の領域で、しかも半導体３の表面の一部の
部分を周囲の半導体の導電型と異なる導電型の半導体
（異種導電型半導体１５）としている。ただし、図２で
は、ゲート電極７の下の部分の半導体が、第１導電型半
導体層４／第２導電型半導体層５／高濃度半導体基板１
０なる積層構造となっている。図２において第１導電型
半導体層４がｐ型半導体で、第２導電型半導体層５がｎ
型半導体で、高濃度半導体基板１０がｎ⁺型半導体であ
る場合は、異種導電型半導体１５はｐ型半導体である。
また、第１導電型半導体層４がｎ型半導体で、第２導電
型半導体層５がｐ型半導体で、高濃度半導体基板１０が
ｐ⁺型半導体である場合は、異種導電型半導体１５はｎ
型半導体である。図２のような構造の異種導電型半導体
１５と第１導電型半導体層４は、例えばｎ型半導体エピ
タキシャル層／ｎ⁺型半導体基板なる構造の半導体の表
面を拡散法、あるいはイオン注入法によってｐ型半導体
に変換して形成することができる。図２において、図４
（ｃ）の従来構造と同様にゲート電極７に印加するバイ
アス電圧がゼロボルトの場合でも高いコンボリューショ
ン効率を得るためには、半導体エピタキシャル層６の不
純物密度を低濃度とすることが望ましい。その理由につ
いては、図４（ｃ）の構造のコンボリューション効率を
高い値とするための条件と同じであり、その詳細は前述
した文献［１］と文献［２］に述べられている。このた
め、図２のゲート電極下の半導体層としては、第１導電
型半導体層／第２導電型低濃度半導体層／高濃度半導体
基板なる構造であることが望ましい。Next, another embodiment of the present invention is shown in FIG.
FIG. 2 also shows a cross-sectional view on a plane parallel to the propagation direction of the surface wave (SAW). The embodiment shown in FIG. 2 is an improvement of the conventional structure shown in FIG. Figure 2
In the same manner as in FIG. 1, in a region between each input electrode 9 and the gate electrode 7, and a part of the surface of the semiconductor 3 has a conductivity type different from that of the surrounding semiconductor (different conductivity type). Type semiconductor 15). However, in FIG. 2, the semiconductor under the gate electrode 7 is the first conductive type semiconductor layer 4 / the second conductive type semiconductor layer 5 / the high-concentration semiconductor substrate 1.
It has a laminated structure of 0. In FIG. 2, the first conductivity type semiconductor layer 4 is a p-type semiconductor and the second conductivity type semiconductor layer 5 is n.
When the high-concentration semiconductor substrate 10 is an n ⁺ type semiconductor and is a type semiconductor, the different conductivity type semiconductor 15 is a p type semiconductor.
When the first conductivity type semiconductor layer 4 is an n-type semiconductor, the second conductivity type semiconductor layer 5 is a p-type semiconductor, and the high-concentration semiconductor substrate 10 is a p ⁺ type semiconductor, the different conductivity type semiconductor 15 is n.
Type semiconductor. Heterologous conductive semiconductor 15 and the first conductive type semiconductor layer 4 having the structure as shown in FIG. 2 p, for example n-type semiconductor epitaxial layer / n ⁺ -type semiconductor substrate becomes diffusion the surface of the semiconductor structure, or by ion implantation It can be formed by converting into a type semiconductor. In FIG. 2, FIG.
Similar to the conventional structure of (c), in order to obtain high convolution efficiency even when the bias voltage applied to the gate electrode 7 is zero volt, it is desirable that the impurity concentration of the semiconductor epitaxial layer 6 be low. The reason is the same as the condition for making the convolution efficiency of the structure of FIG. 4 (c) high, and the details thereof are described in the above-mentioned documents [1] and [2]. Therefore, the semiconductor layer under the gate electrode in FIG. 2 preferably has a structure of a first conductivity type semiconductor layer / a second conductivity type low concentration semiconductor layer / high concentration semiconductor substrate.

【００１７】次に、図１及び図２に示す本発明の実施例
において、異種導電型半導体１５を設けることによって
セルフコンボリューション信号を抑圧できる理由を説明
する。その理由は、異種導電型半導体１５を入力電極９
とゲート電極７の間に設けることによって、入力電極９
とゲート電極７の間を伝わる表面波の伝播損失を大きく
することができるため、図５の反射波Ｓ_1r、Ｓ_2rを小さ
くすることができるからである。また、異種導電型半導
体１５を設けることで表面波の伝播損失が大きくなる理
由は後ほど説明する。Next, the reason why the self-convolution signal can be suppressed by providing the different conductivity type semiconductor 15 in the embodiment of the present invention shown in FIGS. 1 and 2 will be described. The reason is that the heterogeneous conductivity type semiconductor 15 is connected to the input electrode 9
Between the gate electrode 7 and the input electrode 9
This is because the propagation loss of the surface wave transmitted between the gate electrode 7 and the gate electrode 7 can be increased, and thus the reflected waves S _1r and S _2r in FIG. 5 can be reduced. The reason why the propagation loss of the surface wave increases by providing the different conductivity type semiconductor 15 will be described later.

【００１８】図５において、入力電極（ＩＤＴ）９とゲ
ート電極７の間を伝わる表面波の伝播損失をＬ（ｄＢ）
とする。簡単のため、入力１側も入力２側も同じ伝播損
失を受けるものとする。In FIG. 5, the propagation loss of the surface wave propagated between the input electrode (IDT) 9 and the gate electrode 7 is L (dB).
And For simplicity, it is assumed that the input 1 side and the input 2 side both receive the same propagation loss.

【００１９】もし、従来構造の図４のように、異種導電
型半導体１５が無い場合はコンボリューション出力Ｐou
t（ｄＢｍ）は Ｐout＝Ｆ_TO＋Ｐ₁＋Ｐ₂ （１） ここで、Ｆ_TOはコンボリューション効率（ｄＢｍ）であ
り、Ｐ₁，Ｐ₂は各ＩＤＴへの入力電力（ｄＢｍ）であ
る。この時、入力１の影響によるセルフコンボリューシ
ョン出力Ｐ_s1（ｄＢｍ）は、 Ｐ_s1＝Ｆ_TO＋２Ｐ₁＋Ｒ−Ｌ₀ （２）If there is no different conductivity type semiconductor 15 as shown in FIG. 4 of the conventional structure, the convolution output Pou is obtained.
t (dBm) is Pout = F _TO + P ₁ + P ₂ (1) where F _TO is the convolution efficiency (dBm), and P ₁ and P ₂ are the input power (dBm) to each IDT. At this time, the self-convolution output P _s1 (dBm) due to the influence of the input 1 is P _s1 = F _TO + 2P ₁ + R−L ₀ (2)

【００２０】ここで、Ｒは各ＩＤＴでの表面波の反射率
（ｄＢ）である。またＬ₀はゲート中を伝わる間の表面
波の伝播損失（ｄＢ）である。入力２によるセルフコン
ボリューションは（２）で添字を１から２に変えればよ
い。今後簡単のために入力１によるセルフコンボリュー
ションの影響のみを考える。（１）と（２）から、セル
フコンボリューション信号の抑圧比Ｃｏ≡log（Ｐ_s1／
Ｐout） （ｄＢ）は Ｃｏ≡log（Ｐ_s1／Ｐout）＝Ｐ₁−Ｐ₂＋Ｒ−Ｌ₀ （３）Here, R is the reflectance (dB) of the surface wave at each IDT. Further, L ₀ is a propagation loss (dB) of the surface wave while being transmitted through the gate. For self-convolution with input 2, the subscript may be changed from 1 to 2 in (2). For simplicity, consider only the effect of self-convolution by input 1. From (1) and (2), the suppression ratio of the self-convolution signal Co≡log (P _s1 /
Pout) (dB) is _{Co≡log (P s1 / Pout) =} P 1 -P 2 + R-L 0 (3)

【００２１】次に、本発明のように異種導電型半導体１
５がある場合は、コンボリューション出力Ｐout（ｄＢ
ｍ）は、 Ｐout＝Ｆ_TO＋Ｐ₁＋Ｐ₂−２Ｌ （４） また、入力１によるセルフコンボリューション出力Ｐ_s1
（ｄＢｍ）は、 Ｐ_s1＝Ｆ_TO＋２Ｐ₁＋Ｒ−Ｌ₀−３Ｌ （５）Next, as in the present invention, a semiconductor of different conductivity type 1
If there is 5, the convolution output Pout (dB
m) _{is, Pout = F TO + P 1} + P 2 -2L (4) Further, the self-convolution output P _s1 by Input 1
(DBm) is P _s1 = F _TO + 2P ₁ + R−L ₀ −3L (5)

【００２２】よって、本発明の構造の場合のセルフコン
ボリューション信号の抑圧比Ｃ≡log（Ｐ_s1／Ｐout）
（ｄＢｍ）は、（４），（５）より Ｃ＝log（Ｐ_s1／Ｐout）＝Ｐ₁−Ｐ₂＋Ｒ−Ｌ₀−Ｌ （６） （３）と（６）を比較すると、本発明の場合は、従来構
造よりもセルフコンボリューション抑圧比をＣ−Ｃ
₀（ｄＢ）倍だけ、すなわち、 Ｃ−Ｃ₀＝−Ｌ （ｄＢ） （７） 倍だけの大きさにすることができる。Therefore, the suppression ratio C≡log (P _s1 / Pout) of the self-convolution signal in the case of the structure of the present invention.
From (4) and (5), (dBm) is C = log (P _s1 / Pout) = P ₁ −P ₂ + R−L ₀ −L (6) Comparing (3) and (6), the present invention In the case of, the self-convolution suppression ratio is C-C
_The size can be only ₀ (dB) times, that is, C−C ₀ = −L (dB) (7) times.

【００２３】（７）式を見ると、Ｌが大きいほど本発明
におけるセルフコンボリューション信号を従来構造より
小さくすることができることがわかる。すなわち、本発
明において異種導電型半導体１５を設け、そこで表面波
に伝播損失を与えることにより、セルフコンボリューシ
ョン信号を従来構造より小さくし、抑圧できることがわ
かる。以上が本発明において異種導電型半導体１５を設
ける理由である。From the equation (7), it is understood that the larger the L is, the smaller the self-convolution signal in the present invention can be made as compared with the conventional structure. That is, it is understood that the self-convolution signal can be made smaller and suppressed as compared with the conventional structure by providing the different conductivity type semiconductor 15 in the present invention and giving the propagation loss to the surface wave there. The above is the reason why the different conductivity type semiconductor 15 is provided in the present invention.

【００２４】次に、本発明の実施例において異種導電型
半導体１５を設けることにより、その部分で表面波の伝
播損失を大きくできることの理由を説明する。Next, the reason why the propagation loss of the surface wave can be increased at that portion by providing the different conductivity type semiconductor 15 in the embodiment of the present invention will be described.

【００２５】図３（ａ）の構造を仮定し、その表面電極
８’と裏面電極８の間にバイアスを印加した時、伝播す
る表面波の伝播損失が、バイアス電圧にどのように依存
するかをシミュレーションで求めた結果を図３（ｂ）に
示す。図３（ａ）は、ＺｎＯ／ＳｉＯ₂／Ｓｉ構造の場
合で、ｎ型半導体エピタキシャル層／ｎ⁺型半導体基板
の表面にｐ型半導体の異種導電型半導体１５を形成した
場合の例である。図３（ｂ）では、異種導電型半導体１
５が存在しない場合１ａと、異種導電型半導体１５が存
在する場合２ａについて、表面波の伝播損失のバイアス
依存性を比較している。なお、参考のために表面電極
８’と裏面電極８の間のＣ−Ｖ特性１ｂ，２ｂ（容量−
バイアス特性）も示した。図３（ｂ）を見ると、異種導
電型半導体１５が存在する場合の伝播損失のバイアス特
性は、異種導電型半導体１５が存在しない場合のバイア
ス特性よりも、バイアス軸に沿って正側にシフトしてお
り、バイアス電圧がゼロボルトの場合で比較すると、異
種導電型半導体１５が存在する場合は、存在しない場合
よりも表面波の伝播損失が非常に大きくなっている。こ
れは、異種導電型半導体１５が存在する場合は、バイア
ス電圧を印加しなくても、つまり、表面電極８’が存在
しない構造で、バイアス電圧が印加されない構造の場合
でも、表面波の伝播損失を大きくできることを示してい
る。なお、図３（ｂ）はｎ型半導体エピタキシャル層／
ｎ⁺型半導体基板の表面にｐ型半導体の異種導電型半導
体１５を形成した場合の例であったが、ｐ型半導体エピ
タキシャル層／ｐ⁺型半導体基板の表面にｎ型半導体の
異種導電型半導体１５を形成した場合は、バイアス特性
は図３（ｂ）の電圧軸の符号を反転したものと定性的に
同様の特性となる。よって、その場合でも、やはり異種
導電型半導体１５が存在する場合は、バイアス電圧を印
加しなくても表面波の伝播損失を大きくすることができ
る。以上が本発明において異種導電型半導体１５を設け
ることにより、その部分で表面波の伝播損失を大きくで
きることの理由である。Assuming the structure of FIG. 3A, when a bias is applied between the front surface electrode 8'and the back surface electrode 8, how the propagation loss of the propagating surface wave depends on the bias voltage. The result obtained by the simulation is shown in FIG. FIG. 3A shows an example of a ZnO / SiO ₂ / Si structure in which a heterogeneous conductivity type semiconductor 15 of p-type semiconductor is formed on the surface of an n-type semiconductor epitaxial layer / n ⁺ -type semiconductor substrate. In FIG. 3B, the heterogeneous conductivity type semiconductor 1
The bias dependence of the propagation loss of the surface wave is compared between the case 1a where 5 does not exist and the case 2a where the heterogeneous conductivity type semiconductor 15 exists. For reference, the CV characteristics 1b and 2b (capacitance-
Bias characteristics) are also shown. As shown in FIG. 3B, the bias characteristic of the propagation loss in the presence of the heterogeneous conductivity type semiconductor 15 is shifted to the positive side along the bias axis as compared with the bias characteristic in the absence of the heterogeneous conductivity type semiconductor 15. Therefore, comparing the case where the bias voltage is zero volt, the propagation loss of the surface wave in the presence of the heterogeneous conductivity type semiconductor 15 is much larger than that in the absence thereof. This is because when the heterogeneous conductivity type semiconductor 15 exists, the propagation loss of the surface wave does not occur even if the bias voltage is not applied, that is, even in the structure where the surface electrode 8 ′ does not exist and the bias voltage is not applied. It shows that can be increased. Note that FIG. 3B shows an n-type semiconductor epitaxial layer /
n ⁺ -type semiconductor substrate was the example in the case of forming a heterogeneous conductive semiconductor 15 of p-type semiconductor on the surface of, the p-type semiconductor epitaxial layer / p ⁺ -type semiconductor substrate surface of the n-type semiconductor heterologous conductive semiconductor When No. 15 is formed, the bias characteristic is qualitatively the same as the one in which the sign of the voltage axis in FIG. Therefore, even in that case, when the heterogeneous conductivity type semiconductor 15 still exists, the propagation loss of the surface wave can be increased without applying the bias voltage. The above is the reason why the propagation loss of the surface wave can be increased at that portion by providing the different conductivity type semiconductor 15 in the present invention.

【００２６】以上のように本発明によれば、異種導電型
半導体１５を設けることでその部分での表面波の伝播損
失を大きくすることができ、それによってＩＤＴからの
反射波の強度を小さくすることができるから、結果とし
てコンボルバのセルフコンボリューション信号を抑圧す
ることができる。なお、本発明の圧電膜１としては、Ｚ
ｎＯやＡｌＮ、絶縁体２としては、ＳｉＯ₂やＳｉＮ
ｘ、半導体３としてはＳｉやＧａＡｓ等を用いることが
できる。また、各電極には、ＡｌやＡｕ等を用いること
ができる。As described above, according to the present invention, by providing the heterogeneous conductivity type semiconductor 15, it is possible to increase the propagation loss of the surface wave at that portion, thereby reducing the intensity of the reflected wave from the IDT. As a result, the convolver's self-convolution signal can be suppressed. In addition, as the piezoelectric film 1 of the present invention, Z
nO or AlN, and the insulator 2 is SiO ₂ or SiN
As x and the semiconductor 3, Si, GaAs or the like can be used. Further, Al, Au, or the like can be used for each electrode.

【００２７】[0027]

【発明の効果】以上説明したように本発明によれば、圧
電膜／絶縁体／半導体構造を有するモノリシックＳＡＷ
コンボルバにおいて、構造を大幅に変更することなく、
したがって素子面積もあまり増加させることなく、かつ
外部電源を用いずにＳＡＷコンボルバの周辺回路も小形
化できるようなセルフコンボリューション信号抑圧の手
段が得られる。なお、本発明によるＳＡＷコンボルバの
具体的な用途としては、スペクトラム拡散通信機、相関
器、レーダー、画像処理、フーリエ変換器などに応用で
きる。As described above, according to the present invention, a monolithic SAW having a piezoelectric film / insulator / semiconductor structure.
In the convolver, without significantly changing the structure,
Therefore, it is possible to obtain a means for suppressing the self-convolution signal that does not increase the element area so much and can downsize the peripheral circuit of the SAW convolver without using an external power supply. The specific application of the SAW convolver according to the present invention can be applied to a spread spectrum communication device, a correlator, a radar, image processing, a Fourier transformer, and the like.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示す概略図である。FIG. 1 is a schematic view showing an embodiment of the present invention.

【図２】本発明の他の実施例を示す概略図である。FIG. 2 is a schematic view showing another embodiment of the present invention.

【図３】本発明の動作原理を説明するための図である。FIG. 3 is a diagram for explaining the operating principle of the present invention.

【図４】従来のＳＡＷコンボルバの構造を示す概略図で
ある。FIG. 4 is a schematic view showing a structure of a conventional SAW convolver.

【図５】セルフコンボリューション信号の説明図であ
る。FIG. 5 is an explanatory diagram of a self-convolution signal.

【図６】セルフコンボリューション信号を抑圧するため
の従来のＳＡＷコンボルバの構造例を示す斜視図であ
る。FIG. 6 is a perspective view showing a structural example of a conventional SAW convolver for suppressing a self-convolution signal.

【符号の説明】[Explanation of symbols]

１ 圧電膜 ２ 絶縁体 ３ 半導体 ６ 半導体エピタキシャル層 ７ ゲート電極 ８ 裏面電極 ９ くし形電極（入力電極） １０ 高濃度半導体基板 １１ 入力端子 １２ 出力端子 １５ 異種導電型半導体 DESCRIPTION OF SYMBOLS 1 Piezoelectric film 2 Insulator 3 Semiconductor 6 Semiconductor epitaxial layer 7 Gate electrode 8 Backside electrode 9 Comb type electrode (input electrode) 10 High concentration semiconductor substrate 11 Input terminal 12 Output terminal 15 Heterogeneous conductivity type semiconductor

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 圧電体層／絶縁体層／半導体層からなる
積層構造体と、前記圧電体層上に設けられた１対の入力
電極と、該入力電極間の前記圧電体層上における表面波
伝播路上に設けられた出力ゲート電極と、よりなる弾性
表面波コンボルバにおいて、 上記各入力電極と、上記出力ゲート電極との間の領域に
おける前記半導体層表面の一部を、その周囲の半導体層
の導電型とは異なる導電型の半導体としたことを特徴と
する弾性表面波コンボルバ。1. A laminated structure composed of a piezoelectric layer / insulator layer / semiconductor layer, a pair of input electrodes provided on the piezoelectric layer, and a surface on the piezoelectric layer between the input electrodes. A surface acoustic wave convolver including an output gate electrode provided on a wave propagation path, wherein a part of the surface of the semiconductor layer in a region between each input electrode and the output gate electrode is surrounded by a semiconductor layer around it. A surface acoustic wave convolver, which is a semiconductor of a conductivity type different from that of the above. 【請求項２】 前記半導体層が低濃度半導体エピタキシ
ャル層／高濃度半導体基板を含むことを特徴とする請求
項１に記載の弾性表面波コンボルバ。2. The surface acoustic wave convolver according to claim 1, wherein the semiconductor layer includes a low-concentration semiconductor epitaxial layer / a high-concentration semiconductor substrate. 【請求項３】 前記ゲート電極下の半導体層が第１導電
型半導体層／第２導電型低濃度半導体層／高濃度半導体
基板を含むことを特徴とする請求項１に記載の弾性表面
波コンボルバ。3. The surface acoustic wave convolver according to claim 1, wherein the semiconductor layer below the gate electrode includes a first conductivity type semiconductor layer / a second conductivity type low concentration semiconductor layer / a high concentration semiconductor substrate. ..