JPH05268183A - Multiplexer circuit and demultiplexer circuit - Google Patents
Multiplexer circuit and demultiplexer circuitInfo
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- JPH05268183A JPH05268183A JP4096982A JP9698292A JPH05268183A JP H05268183 A JPH05268183 A JP H05268183A JP 4096982 A JP4096982 A JP 4096982A JP 9698292 A JP9698292 A JP 9698292A JP H05268183 A JPH05268183 A JP H05268183A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、高速多重化端局装置に
おいて多重化処理を行うマルチプレクサ回路および分離
処理を行うデマルチプレクサ回路に関する。特に、入力
信号の基準位置を示す入力基準信号に基づいて、多重化
処理および分離処理を行うマルチプレクサ回路およびデ
マルチプレクサ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplexer circuit for performing a multiplexing process and a demultiplexer circuit for performing a demultiplexing process in a high speed multiplexing terminal device. In particular, the present invention relates to a multiplexer circuit and a demultiplexer circuit that perform multiplexing processing and demultiplexing processing based on an input reference signal indicating a reference position of an input signal.
【0002】[0002]
【従来の技術】光伝送システムにおけるネットワークと
ノートとのインタフェース(NNI)は、将来の映像通
信や高速ディジタルデータ通信その他の広帯域ISDN
サービスを世界統一のインタフェースで提供可能とする
ために、1988年にCCITTにおいてシンクロナスディ
ジタルハイアラーキ(SDH: Synchronous DigitalH
ierarchy)として標準化された。2. Description of the Related Art An interface (NNI) between a network and a notebook in an optical transmission system is used for future video communication, high-speed digital data communication and other wide band ISDN.
In 1988, CCITT introduced Synchronous Digital Hierarchy (SDH: Synchronous Digital
ierarchy).
【0003】このSDHにおける多重化端局装置の機能
は、多重化および分離を行う多重分離処理と、信号終端
処理その他の端局処理に大別される。高次群信号STM
−N(STM:Synchronous Transport Module Level
N) への多重化処理は、SDHの基本である155.52Mb/s
のSTM−1を基準として、NチャネルのSTM−1信
号をバイト(8ビット)単位に多重化することにより行
われ、N×156Mb/s の速度となる。このため、N対1の
ビット単位の直並列変換の他に、バイト単位にデータ系
列を並べ替えるバイト化処理を行う必要がある。また、
多重化された高次群信号を低次群信号(Nチャネル)へ
分離する処理は、多重化処理の逆の操作となるために、
バイト単位に1対N分離する必要がある。The functions of the multiplexing terminal station device in this SDH are roughly classified into demultiplexing processing for performing multiplexing and demultiplexing and signal terminal processing and other terminal station processing. Higher-order group signal STM
-N (STM: Synchronous Transport Module Level
N) multiplexing processing is the basic of SDH, 155.52 Mb / s
The STM-1 signal of N channels is used as a reference, and the STM-1 signal of N channels is multiplexed in byte (8 bits) units, resulting in a speed of N × 156 Mb / s. For this reason, in addition to the N-to-1 bit-to-bit serial-parallel conversion, it is necessary to perform byte conversion processing for rearranging the data series in byte units. Also,
Since the process of separating the multiplexed high-order group signal into the low-order group signal (N channel) is the reverse operation of the multiplexing process,
It is necessary to separate 1 to N for each byte.
【0004】SDHにおける端局処理は、156Mb/s ベー
スの処理となる多重化端局間(セクション間)の終端処
理と、N×156Mb/s ベースの処理となる中間中継器間
(リピータセクション間)の終端処理に分けられる。The terminal processing in SDH includes terminal processing between multiplexing terminals (intersection), which is 156 Mb / s based processing, and intermediate relay (interrepeater section), which is N × 156 Mb / s based processing. ) End processing.
【0005】このような多重化端局処理を行う多重化端
局装置の構成を図10に示す。(1)は多重化側の構成を
示し、(2) は分離側の構成を示す。図10(1) におい
て、156Mb/s ベースの処理を行う低速終端処理部101
は、Nチャネルの156Mb/s 並列信号(♯1〜♯N)に対
して局内からの基準クロックに基づいて多重化端局間の
終端処理を行い、N並列の156Mb/s 信号と基準信号を送
出する。バイト化処理部102は、低速終端処理部10
1からの基準信号を基に、後段のビット多重化部103
において多重化後の信号がバイト単位となるようにNチ
ャネル信号の並べ替えを行う。ビット多重化部103
は、Nチャネルの並列信号をN対1並直列変換を行うと
ともに、基準信号を高速側へ引き渡す。高速終端処理部
104は、バイト多重化されたN×156Mb/s 信号に対し
て、ビット多重化部103からの基準信号に基づいて中
間中継器間の終端処理を行う。FIG. 10 shows the configuration of a multiplexing terminal station apparatus that performs such multiplexing terminal station processing. (1) shows the configuration on the multiplexing side, and (2) shows the configuration on the demultiplexing side. In FIG. 10 (1), a low-speed termination processing unit 101 that performs 156 Mb / s base processing.
Performs N-terminal 156Mb / s parallel signals (# 1 to #N) based on a reference clock from within the station, and performs termination processing between the multiplexing terminal stations to generate N-parallel 156Mb / s signals and reference signals. Send out. The byte conversion processing unit 102 uses the low-speed termination processing unit 10
Based on the reference signal from 1, the bit multiplexing unit 103 in the subsequent stage
In N, the N-channel signals are rearranged so that the multiplexed signals are in byte units. Bit multiplexing unit 103
Performs N-to-1 parallel-to-serial conversion of N-channel parallel signals and delivers the reference signal to the high speed side. The high-speed termination processing unit 104 performs termination processing between the intermediate repeaters on the byte-multiplexed N × 156 Mb / s signal based on the reference signal from the bit multiplexing unit 103.
【0006】図10(2) において、高速終端処理部11
4は、入力されるN×156Mb/s 信号に対して中間中継器
間の終端処理を行い、主信号とともに基準信号を送出す
る。ビット分離部113は、高速終端処理部114から
の基準信号を基に、N×156Mb/s の主信号に対して1対
N直並列変換を行い、Nチャネルの156Mb/s 並列信号に
変換し、基準信号とともに送出する。バイト化処理部1
12は、ビット分離部113からの基準信号を基に、N
チャネルの並列信号がバイト単位となるように並べ替え
を行う。低速終端処理部111は、Nチャネルの並列信
号(♯1〜♯N)に対して多重化端局間の終端処理を行
う。In FIG. 10 (2), the high-speed termination processing unit 11
4 carries out termination processing between the intermediate repeaters with respect to the input N × 156 Mb / s signal, and sends out the reference signal together with the main signal. The bit separation unit 113 performs 1-to-N serial / parallel conversion on the N × 156 Mb / s main signal based on the reference signal from the high-speed termination processing unit 114, and converts the N-channel 156 Mb / s parallel signal. , With reference signal. Byte processing unit 1
12 is N based on the reference signal from the bit separation unit 113.
The rearrangement is performed so that the parallel signals of the channels become byte units. The low-speed termination processing unit 111 performs termination processing between multiplexing terminal stations on N-channel parallel signals (# 1 to #N).
【0007】このように、多重化側におけるビット多重
化部103のマルチプレクサ回路は、Nチャネル信号を
N対1並直列変換するとともに、基準信号を高速側へ引
き渡す処理が必要となる。また、分離側におけるビット
分離部113のデマルチプレクサ回路は、基準信号に基
づいてNチャネル信号を1対N直並列変換するととも
に、この基準信号を低速側へ引き渡す処理が必要とな
る。As described above, the multiplexer circuit of the bit multiplexing unit 103 on the multiplexing side needs to perform the N-to-1 parallel-to-serial conversion of the N-channel signal and pass the reference signal to the high-speed side. In addition, the demultiplexer circuit of the bit separation unit 113 on the separation side needs to perform N-to-N serial-to-parallel conversion of the N-channel signal based on the reference signal and pass the reference signal to the low speed side.
【0008】[0008]
【発明が解決しようとする課題】ところで、SDH以前
の光伝送システムにおける従来の多重分離処理では、バ
イト単位ではなくビット単位であったことから、基準信
号に基づいて行う直並列変換あるいは並直列変換の必要
性はなかった。By the way, in the conventional demultiplexing process in the optical transmission system before SDH, since it is not a byte unit but a bit unit, serial / parallel conversion or parallel / serial conversion performed based on the reference signal. There was no need for.
【0009】一方、SDHにおけるビット多重化部のマ
ルチプレクサ回路およびビット分離部のデマルチプレク
サ回路は、基準信号を高速側および低速側に引き渡す機
能と、基準信号による並直列変換および直並列変換機能
を実現する必要がある。On the other hand, the multiplexer circuit of the bit multiplexing unit and the demultiplexer circuit of the bit separation unit in SDH realize the function of delivering the reference signal to the high speed side and the low speed side, and the parallel-serial conversion and serial-parallel conversion functions by the reference signal. There is a need to.
【0010】本発明は、入力される基準信号に基づいて
処理を行うことができるマルチプレクサ回路およびデマ
ルチプレクサ回路を提供することを目的とする。An object of the present invention is to provide a multiplexer circuit and a demultiplexer circuit that can perform processing based on an input reference signal.
【0011】[0011]
【課題を解決するための手段】請求項1に記載の発明
は、Nチャネルの並列信号を多重化するN対1並直列変
換部を備えたマルチプレクサ回路において、前記Nチャ
ネルの並列信号の基準位置を示す基準信号を入力し、前
記Nチャネルの並列信号のうちの第1チャネルの信号を
多重化するタイミングでその基準信号を多重化する並直
列変換手段を備えたことを特徴とする。According to a first aspect of the present invention, in a multiplexer circuit including an N-to-1 parallel-to-serial converter that multiplexes N-channel parallel signals, a reference position of the N-channel parallel signals is provided. And a parallel-serial converter for multiplexing the reference signal at the timing of multiplexing the first channel signal of the N-channel parallel signals.
【0012】請求項2に記載の発明は、多重化信号をN
チャネルの並列信号に分離する1対N直並列変換部を備
えたデマルチプレクサ回路において、前記多重化信号を
0ビットから(N−1)ビットまで遅延を与え、その1
つの遅延量を有する多重化信号を選択して前記1対N直
並列変換部に与えるデータシフト手段と、前記多重化信
号の基準位置を示す基準信号と、回路内部の1/N分周
クロックとの位相状態に応じて、前記データシフト手段
における多重化信号の遅延量を選択制御する制御手段と
を備えたことを特徴とする。According to a second aspect of the present invention, the multiplexed signal is N
In a demultiplexer circuit including a 1-to-N serial-parallel converter that separates channels into parallel signals, delays the multiplexed signal from 0 bits to (N-1) bits, and
Data shift means for selecting a multiplexed signal having one delay amount and giving it to the 1-to-N serial-parallel converter, a reference signal indicating a reference position of the multiplexed signal, and a 1 / N divided clock inside the circuit. And a control means for selectively controlling the delay amount of the multiplexed signal in the data shift means according to the phase state of.
【0013】請求項3に記載の発明は、請求項2に記載
のデマルチプレクサ回路において、データシフト手段
は、N=2k としたときに1ビット,2ビット,…,2
k-1 の遅延を与えるシフトレジスタと、各遅延量を選択
するk個の2対1セレクタとを備え、0ビットから(N
−1)ビットまでのいずれかの遅延量を有する多重化信
号を選択する構成であることを特徴とする。According to a third aspect of the present invention, in the demultiplexer circuit according to the second aspect, the data shift means is 1 bit, 2 bits, ..., 2 when N = 2 k.
A shift register that gives a delay of k-1 and k 2-to-1 selectors that select each delay amount are provided, and bits 0 to (N
-1) The configuration is such that a multiplexed signal having any delay amount up to 1 bit is selected.
【0014】請求項4に記載の発明は、請求項2に記載
のデマルチプレクサ回路において、制御手段は、入力す
る基準信号をトリガとして1/N分周クロックを生成す
るM個(2M =N)のTフリップフロップの状態を判断
し、基準信号と1/N分周クロックの位相比較を行う構
成であることを特徴とする。According to a fourth aspect of the present invention, in the demultiplexer circuit according to the second aspect, the control means generates M 1 / N frequency-divided clocks using the input reference signal as a trigger (2 M = N). ), The state of the T flip-flop is judged and the phase of the reference signal and the 1 / N divided clock is compared.
【0015】請求項5に記載の発明は、請求項2に記載
のデマルチプレクサ回路において、入力する基準信号を
データシフト手段を介して1対N直並列変換部に与えて
分離する構成であることを特徴とする。According to a fifth aspect of the present invention, in the demultiplexer circuit according to the second aspect, the input reference signal is given to the 1-to-N serial-parallel conversion section via the data shift means to be separated. Is characterized by.
【0016】[0016]
【作用】本発明のマルチプレクサ回路は、Nチャネルの
並列信号をN対1並直列変換して多重化するとともに、
基準信号についても同様にN対1並直列変換して多重化
することにより、主信号の他に基準信号を高速側へ引き
渡すことができる。In the multiplexer circuit of the present invention, N-channel parallel signals are N-to-1 parallel-serial converted and multiplexed, and
Similarly, the reference signal can be transferred to the high-speed side in addition to the main signal by N-to-1 parallel-serial conversion and multiplexing.
【0017】また、本発明のデマルチプレクサ回路は、
制御手段が基準信号と1/N分周クロックとの位相状態
を判断し、それに応じて1対N直並列変換する多重化信
号の位相(遅延量)を制御することにより、基準信号に
基づく1対N直並列変換が可能になるとともに、基準信
号を低速側へ引き渡すことができる。Further, the demultiplexer circuit of the present invention is
The control means determines the phase state of the reference signal and the 1 / N frequency-divided clock, and controls the phase (delay amount) of the multiplexed signal for the 1-to-N serial-parallel conversion in accordance with the phase state. The parallel-to-N serial / parallel conversion becomes possible and the reference signal can be transferred to the low speed side.
【0018】[0018]
【実施例】図1は、基準信号を高速側へ引き渡す機能を
有する本発明のマルチプレクサ回路の基本構成を示す図
である。1 is a diagram showing the basic configuration of a multiplexer circuit of the present invention having a function of delivering a reference signal to a high speed side.
【0019】図において、入力チャネル数をNとし、各
チャネルの入力データ系列をチャネル番号の後に添字で
示す。例えば、チャネル2の3番目のデータ系列は2−
3とする。このとき、Nチャネルの並列信号の基準位置
を示す基準信号は、各チャネルの最初のデータ、すなわ
ち1−1,2−1,…,N−1と同位相で入力するもの
とする。In the figure, the number of input channels is N, and the input data series of each channel is shown by a suffix after the channel number. For example, the third data sequence of channel 2 is 2-
Set to 3. At this time, the reference signal indicating the reference position of the parallel signal of N channels is input in the same phase as the first data of each channel, that is, 1-1, 2-1, ..., N-1.
【0020】本マルチプレクサ回路は、基準信号を高速
側へ引き渡すために、N並列信号を多重化するN対1並
直列変換回路11と同等の回路を基準信号用に設ける。
この基準信号用のN対1並直列変換回路12は、第1入
力ポート(♯1)へ基準信号を入力し、その他の入力ポ
ート(♯2〜♯N)へは低レベル(L)を入力する。し
たがって、基準信号は、入力データ1−1の位相と合っ
た状態で出力される。なお、図では説明を簡単にするた
めに、それぞれ専用のN対1並直列変換回路を配置して
いるが、♯1の信号に対する多重化部分を2回路設ける
ことができれば、基準信号用のN対1並直列変換回路1
2の♯2〜♯Nの入力は必要なくなる。This multiplexer circuit is provided with a circuit equivalent to the N-to-1 parallel-to-serial converter circuit 11 for multiplexing N parallel signals for the reference signal in order to pass the reference signal to the high speed side.
The N-to-1 parallel-to-serial converter circuit 12 for the reference signal inputs the reference signal to the first input port (# 1) and inputs the low level (L) to the other input ports (# 2 to #N). To do. Therefore, the reference signal is output in a state of being in phase with the input data 1-1. In the figure, dedicated N to 1 parallel-to-serial conversion circuits are arranged for simplification of description. However, if two circuits for the signal of # 1 can be provided, N for the reference signal can be provided. Parallel-to-parallel conversion circuit 1
No need to input # 2 to #N.
【0021】次に、基準信号による直並列変換機能につ
いて説明する。通常の1対Nのデマルチプレクサ回路
は、入力するデータ系列の位相とは無関係に分離処理を
行う。すなわち、多重化された信号1−1 ,2−1,…,N−1,1−2,2−2,… を分離するときには、第1出力ポート(♯1)に必ずし
も1−1,1−2,…のデータが出力されるとは限らな
い。このために、出力データを所定の出力ポートへ切り
替える処理が必要となり、直並列変換を行う前にシフト
レジスタとセレクタを用いてその操作を行うデマルチプ
レクサ回路が提案されている(特願平2−16765
3)。Next, the serial-parallel conversion function using the reference signal will be described. A normal 1-to-N demultiplexer circuit performs separation processing regardless of the phase of an input data series. That is, when the multiplexed signals 1-1 , 2-1, ..., N-1, 1-2 , 2-2, ... Are separated, the first output port (# 1) does not necessarily have the 1-1, 1 The data of −2, ... Is not always output. For this reason, it is necessary to perform a process of switching the output data to a predetermined output port, and a demultiplexer circuit that performs the operation using a shift register and a selector before performing serial-parallel conversion has been proposed (Japanese Patent Application No. 16765
3).
【0022】本発明のデマルチプレクサ回路は、基準信
号と直並列変換時に作成する分周クロックとの位相関係
から、そのセレクタの動作を決めるものである。図2
は、本発明のデマルチプレクサ回路の基本構成を示すブ
ロック図である。The demultiplexer circuit of the present invention determines the operation of the selector based on the phase relationship between the reference signal and the divided clock generated during serial-parallel conversion. Figure 2
FIG. 3 is a block diagram showing a basic configuration of a demultiplexer circuit of the present invention.
【0023】図において、デマルチプレクサ回路は、通
常の1対N直並列変換回路21と、1/N分周クロック
を生成する分周クロック生成部22と、入力される多重
化信号に0ビットから(N−1)ビットまで遅延させる
シフトレジスタ部23と、0〜(N−1)ビットの遅延
量を有するN個の多重化信号のうち1つを選択して1対
N直並列変換回路21に与えるN対1セレクタ部24
と、入力される基準信号と1/N分周クロックとの位相
関係を判断してN対1セレクタ部24の選択動作を制御
する位相比較部25とにより構成される。In the figure, the demultiplexer circuit includes a normal 1-to-N serial-parallel conversion circuit 21, a frequency-divided clock generation unit 22 for generating a 1 / N frequency-divided clock, and a 0-bit input multiplexed signal. The shift register unit 23 that delays to (N-1) bits and one to N serial-parallel conversion circuit 21 by selecting one of N multiplexed signals having a delay amount of 0 to (N-1) bits. To N selector unit 24
And a phase comparison section 25 for controlling the selection operation of the N: 1 selector section 24 by judging the phase relationship between the input reference signal and the 1 / N divided clock.
【0024】ここで、本発明のデマルチプレクサ回路の
動作について、1対2デマルチプレクサ回路を例に説明
する。図3は、1対2直並列変換回路の構成(1) および
その動作例(2) を示す図である。図において、入力され
る多重化信号はDフリップフロップ31で1ビット遅延
される。Dフリップフロップ32には1ビット遅延した
多重化信号が入力され、Dフリップフロップ33には入
力された多重化信号がそのまま入力される。各Dフリッ
プフロップ32,33は、Tフリップフロップ34を介
して与えられる分周クロックで、1ビット遅延信号と0
ビット遅延信号をラッチして出力ポート35,36に出
力し、1対2直並列変換を行う。Here, the operation of the demultiplexer circuit of the present invention will be described by taking a one-to-two demultiplexer circuit as an example. FIG. 3 is a diagram showing a configuration (1) of a 1-to-2 serial-parallel conversion circuit and an operation example (2) thereof. In the figure, the input multiplexed signal is delayed by one bit in the D flip-flop 31. The multiplexed signal delayed by 1 bit is input to the D flip-flop 32, and the input multiplexed signal is input to the D flip-flop 33 as it is. Each of the D flip-flops 32 and 33 is a frequency-divided clock given through the T flip-flop 34 and has a 1-bit delay signal and 0.
The bit delay signal is latched and output to the output ports 35 and 36, and 1-to-2 serial-parallel conversion is performed.
【0025】ここで、チャネル1の分離信号(1−1,
1−2,…)を第1出力ポート(♯1)35へ出力する
ためには、1ビット遅延信号と分周クロックの位相関係
が図3(2) に示す状態となる必要がある。すなわち、第
1出力ポート35に接続されるラッチ用のDフリップフ
ロップ32に与える分周クロックの立ち上がりに同期し
て、チャネル1の信号を入力する必要がある。このため
には、直並列変換回路へ入力するデータ位相を分周クロ
ック位相に合わせるように変えなければならない。Here, the separated signal of channel 1 (1-1,
..) to the first output port (# 1) 35, the phase relationship between the 1-bit delay signal and the divided clock must be in the state shown in FIG. 3 (2). That is, it is necessary to input the signal of channel 1 in synchronization with the rising edge of the divided clock given to the D flip-flop 32 for latch connected to the first output port 35. For this purpose, the data phase input to the serial-parallel conversion circuit must be changed so as to match the divided clock phase.
【0026】図4は、1ビットのシフトレジスタ部と2
対1セレクタ部を有するデマルチプレクサ回路の各部の
データ系列を示す図である。図において、入力される多
重化信号に対して、2対1セレクタ部は1ビットの遅延
差を有するセレクタ出力とセレクタ出力のいずれか
を選択出力する。また、分周クロック位相の違いによっ
てケース1とケース2を示すが、分周クロック位相は入
力される基準信号との位相比較を行うことにより判断可
能である。FIG. 4 shows a 1-bit shift register section and a 2-bit shift register section.
It is a figure which shows the data series of each part of the demultiplexer circuit which has a to-one selector part. In the figure, the 2-to-1 selector section selects and outputs either a selector output having a 1-bit delay difference or a selector output with respect to an input multiplexed signal. Further, although Case 1 and Case 2 are shown depending on the difference of the divided clock phase, the divided clock phase can be determined by performing a phase comparison with the input reference signal.
【0027】ケース1の場合には、セレクタ出力を選
択することにより、第1出力ポート(♯1)および第2
出力ポート(♯2)に、それぞれチャネル1およびチャ
ネル2の分離信号を出力することができる。また、ケー
ス2の場合には、セレクタ出力を選択することによ
り、第1出力ポート(♯1)および第2出力ポート(♯
2)に、それぞれチャネル1およびチャネル2の分離信
号を出力することができる。In case 1, by selecting the selector output, the first output port (# 1) and the second output port (# 1) are selected.
Separated signals of channel 1 and channel 2 can be output to the output port (# 2), respectively. In case 2, by selecting the selector output, the first output port (# 1) and the second output port (# 1) are selected.
The separated signals of channel 1 and channel 2 can be output to 2).
【0028】以上、1対2デマルチプレクサ回路につい
て説明したが、1対Nデマルチプレクサ回路の拡張も同
様に説明することができる。次に、デマルチプレクサ回
路において、基準信号を低速側へ引き渡す機能について
説明する。基準信号は、チャネル1の信号と同様に考え
ることができるので、基準信号を第1出力ポートへ出力
させるように、主信号系とは別に同様の回路を構成すれ
ばよい。Although the 1: 2 demultiplexer circuit has been described above, the extension of the 1: N demultiplexer circuit can be similarly explained. Next, the function of delivering the reference signal to the low speed side in the demultiplexer circuit will be described. Since the reference signal can be considered in the same way as the signal of channel 1, a similar circuit may be configured separately from the main signal system so that the reference signal is output to the first output port.
【0029】図5は、基準信号を低速側へ引き渡す機能
を有する本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。図において、主信号系を構成する
1対N直並列変換回路21、分周クロック生成部22、
シフトレジスタ部23、N対1セレクタ部24、位相比
較部25は、図2に示す構成と同様である。また、基準
信号を第1出力ポートへ出力させる構成は、同様のシフ
トレジスタ部23a、N対1セレクタ部24aおよび1
対N直並列変換回路21aにより実現され、各部は主信
号系と同様に動作する。なお、1対N直並列変換回路2
1aは第1出力ポートのみを有し、基準信号はこの第1
出力ポート(♯1)から低速側へ引き渡される。FIG. 5 is a block diagram showing the basic configuration of the demultiplexer circuit of the present invention having the function of passing the reference signal to the low speed side. In the figure, a 1-to-N serial-parallel conversion circuit 21, a divided clock generation unit 22, which constitute a main signal system,
The shift register unit 23, the N-to-1 selector unit 24, and the phase comparison unit 25 have the same configurations as those shown in FIG. The configuration in which the reference signal is output to the first output port is similar to that of the shift register unit 23a and the N-to-1 selector unit 24a and 1
It is realized by the N-to-N serial-parallel conversion circuit 21a, and each unit operates in the same manner as the main signal system. The 1-to-N serial-parallel conversion circuit 2
1a has only a first output port, the reference signal is
It is delivered from the output port (# 1) to the low speed side.
【0030】以下、本発明のマルチプレクサ回路および
デマルチプレクサ回路の実施例構成について説明する。
図6は、本発明マルチプレクサ回路の実施例構成(8対
1マルチプレクサ回路)を示すブロック図である。The configuration of the multiplexer circuit and the demultiplexer circuit of the present invention will be described below.
FIG. 6 is a block diagram showing an embodiment configuration (8: 1 multiplexer circuit) of the multiplexer circuit of the present invention.
【0031】図において、本実施例のマルチプレクサ回
路は、Dフリップフロップ(DFF)611 〜61
15と、Tフリップフロップ(TFF)621 〜62
3 と、2入力論理積回路(AND)631 〜6317と、
8入力論理和回路(OR)64とにより構成される。In the figure, the multiplexer circuit of the present embodiment has D flip-flops (DFF) 61 1 to 61.
15 and T flip-flops (TFF) 62 1 to 62
3 and a 2-input AND circuit (AND) 63 1 to 63 17 ,
And an 8-input OR circuit (OR) 64.
【0032】DFF611 〜619 は、基準信号とチャ
ネル1〜8の入力信号をラッチし、信号位相を揃える。
TFF621 〜623 は、1/8分周クロックを生成す
る。DFF6110〜6113およびAND6310〜6317
は、8対1直並列変換を行うための制御信号S1〜S8
を発生する。DFF612 〜619 でラッチされたチャ
ネル1〜8の入力信号は、AND632 〜639 で制御
信号S1〜S8と論理積がとられ、さらにOR64で8
対1の論理和をとった後に、DFF6115で整形されて
多重化信号となって出力される。また、DFF611 で
ラッチされた基準信号は、チャネル1の入力信号と同様
に、AND631 で制御信号S1と論理積がとられ、D
FF6114で整形されて出力される。この基準信号は、
多重化信号のチャネル1の信号と同位相で出力されるの
で、基準信号の高速側への引き渡しが実現できる。[0032] DFF61 1 ~61 9 latches the input signal of the reference signal and the channel 1 to 8, align the signal phase.
The TFFs 62 1 to 62 3 generate a 1/8 divided clock. DFF61 10 to 61 13 and AND 63 10 to 63 17
Are control signals S1 to S8 for performing 8-to-1 serial-parallel conversion.
To occur. DFF61 2 ~61 input signal channels 1-8 latched in 9, AND63 2 ~63 9 control signals S1~S8 and logical product is taken in, further OR64 8
After taking the logical sum of pair 1, it is shaped by the DFF 61 15 and output as a multiplexed signal. The reference signal latched in DFF61 1, as well as the input signal of the channel 1, is taken control signal S1 and the logical product in AND63 1, D
The data is shaped by the FF61 14 and output. This reference signal is
Since the multiplexed signal is output in the same phase as the channel 1 signal, the reference signal can be delivered to the high speed side.
【0033】図7は、本発明デマルチプレクサ回路の実
施例構成(1対2デマルチプレクサ回路)を示すブロッ
ク図である。図において、本実施例のデマルチプレクサ
回路は、Dフリップフロップ(DFF)711 〜7110
と、2対1セレクタ付Dフリップフロップ(SDF)7
21〜722 と、Tフリップフロップ(TFF)73と
により構成される。なお、SDF72は、制御信号Sが
低レベル(L)のときに入力ポートD1の信号を選択
し、高レベル(H)のときに入力ポートD2の信号を選
択する。FIG. 7 is a block diagram showing an embodiment configuration (one-to-two demultiplexer circuit) of the demultiplexer circuit of the present invention. In the figure, the demultiplexer circuit of the present embodiment has D flip-flops (DFF) 71 1 to 71 10.
And a D flip-flop (SDF) 7 with a 2: 1 selector
2 1-72 2, constituted by a T flip-flop (TFF) 73. The SDF 72 selects the signal of the input port D1 when the control signal S is at the low level (L), and selects the signal of the input port D2 when the control signal S is at the high level (H).
【0034】DFF711 ,712 とSDF721 は、
図2で説明した0〜1ビットのシフトレジスタ部と2対
1セレクタ部を構成する。TFF73は、1/2分周ク
ロック生成部を構成する。DFF713 〜715 は、図
2および図3で説明した1対2直並列変換回路を構成す
る。DFF717 〜7110とSDF722 は、図5で説
明した基準信号用のシフトレジスタ部、2対1セレクタ
部および1対2直並列変換回路を構成する。DFF71
6 は、基準信号とTFF73から出力される1/2分周
クロックとの位相状態を比較する位相比較部を構成す
る。The DFFs 71 1 and 71 2 and the SDF 72 1 are
The shift register unit of 0 to 1 bit and the 2-to-1 selector unit described in FIG. 2 are configured. The TFF 73 constitutes a 1/2 divided clock generation unit. DFF71 3 ~71 5 constitute a pair 2 parallel conversion circuit described in FIGS. The DFFs 71 7 to 71 10 and the SDF 72 2 form the shift register unit for the reference signal, the 2: 1 selector unit and the 1: 2 serial-parallel conversion circuit described in FIG. DFF71
Reference numeral 6 constitutes a phase comparison unit for comparing the phase states of the reference signal and the 1/2 frequency-divided clock output from the TFF 73.
【0035】多重化信号はDFF711 へ入力され、基
準信号はDFF718 へ入力されるとともにDFF71
6 のクロック入力端子へ入力される。DFF716 は、
この基準信号で1/2分周クロックをラッチする。これ
により、基準信号と1/2分周クロックの位相状態がD
FF716 の出力となる。この出力の反転信号によりS
DF721 ,722 を制御し、DFF711 あるいはD
FF718 から出力される0ビット遅延信号か、DFF
712 あるいはDFF719 から出力される1ビット遅
延信号かを選択し、対応する信号系列を次段の1対2直
並列変換回路へ引き渡す。その後の動作は図3で説明し
た通りである。なお、基準信号は、多重化信号のチャネ
ル1の信号と同位相なので、図の第1出力ポート(♯
1)の信号と同様の経路を通って出力されるように構成
される。The multiplexed signal is input to the DFF 71 1 , the reference signal is input to the DFF 71 8 and the DFF 71 1 is input.
Input to 6 clock input terminal. DFF71 6 is,
The reference signal is used to latch the 1/2 frequency-divided clock. As a result, the phase state of the reference signal and the 1/2 divided clock is D
FF71 becomes the output of 6. The inverted signal of this output causes S
Controls the DF72 1 and 72 2, and controls the DFF 71 1 or D
0-bit delay signal output from FF71 8 or DFF
71 2 or a 1-bit delay signal output from the DFF 71 9 is selected, and the corresponding signal sequence is delivered to the 1-to-2 serial-parallel conversion circuit in the next stage. The subsequent operation is as described with reference to FIG. Since the reference signal has the same phase as the channel 1 signal of the multiplexed signal, the first output port (#
It is configured to be output through the same path as the signal of 1).
【0036】図8は、本発明デマルチプレクサ回路の実
施例構成(1対8デマルチプレクサ回路)を示すブロッ
ク図である。図において、本実施例のデマルチプレクサ
回路は、1対2デマルチプレクサ回路を拡張したもので
あり、Dフリップフロップ(DFF1 〜DFF42)と、
2対1セレクタ付Dフリップフロップ(SDF1 〜SD
F6 )と、Tフリップフロップ(TFF1 〜TFF3 )
と、排他的論理和回路(EXOR)とにより構成され
る。なお、SDFは、同様に制御信号S1〜S3が低レ
ベル(L)のときに入力ポートD1の信号を選択し、高
レベル(H)のときに入力ポートD2の信号を選択す
る。FIG. 8 is a block diagram showing an embodiment configuration (1 to 8 demultiplexer circuit) of the demultiplexer circuit of the present invention. In the figure, the demultiplexer circuit of the present embodiment is an extension of the 1: 2 demultiplexer circuit, and includes D flip-flops (DFF 1 to DFF 42 ),
D flip-flop with 2-to-1 selector (SDF 1 to SD
F 6 ) and T flip-flops (TFF 1 to TFF 3 )
And an exclusive OR circuit (EXOR). The SDF similarly selects the signal of the input port D1 when the control signals S1 to S3 are at the low level (L) and selects the signal of the input port D2 when the control signals S1 to S3 are at the high level (H).
【0037】DFF1 〜DFF8 は0,1,2,4ビッ
トのシフトレジスタ部を構成し、SDF1 〜SDF3 を
含めて0〜7ビットのシフトレジスタ部と8対1セレク
タ部を構成する。TFF1 〜TFF3 は1/8分周クロ
ック生成部を構成する。DFF9 〜DFF23は1対8直
並列変換回路を構成する。DFF27〜DFF42とSDF
4 〜SDF6 は、基準信号用のシフトレジスタ部、8対
1セレクタ部および1対8直並列変換回路(ただし出力
は1端子)を構成する。DFF24〜DFF26およびEX
ORは、基準信号と1/8分周クロックとの位相状態を
比較する位相比較部を構成する。DFF 1 to DFF 8 constitute a 0, 1, 2 and 4 bit shift register section, and 0 to 7 bit shift register section including SDF 1 to SDF 3 and 8 to 1 selector section. .. TFF 1 to TFF 3 form a 1/8 divided clock generation unit. DFF 9 to DFF 23 constitute a 1-to-8 serial-parallel conversion circuit. DFF 27 ~ DFF 42 and SDF
4 to SDF 6 form a shift register unit for the reference signal, an 8-to-1 selector unit, and a 1: 8 serial-parallel conversion circuit (however, the output is 1 terminal). DFF 24 to DFF 26 and EX
The OR forms a phase comparison unit that compares the phase states of the reference signal and the 1/8 divided clock.
【0038】DFF24〜DFF26は、1/8分周クロッ
クを作成するTFF1 〜TFF3 の各出力信号を基準信
号でそれぞれラッチする。したがって、基準信号と1/
8分周クロックの位相状態がDFF24〜DFF26の出力
となる。この3出力ともにSDF1 〜SDF6 を制御
し、0ビット遅延信号から7ビット遅延信号のうちの1
信号を選択し、対応する信号系列を次段の1対8直並列
変換回路へ引き渡す。基準信号は、多重化信号のチャネ
ル1の信号と同位相なので、図の第1出力ポート(♯
1)の信号と同様の経路を通って出力されるように構成
される。The DFF 24 to DFF 26 latch the respective output signals of TFF 1 to TFF 3 which generate the ⅛ frequency divided clock with the reference signal. Therefore, 1 /
The phase state of the divided-by-8 clock becomes the output of DFF 24 to DFF 26 . All three outputs control SDF 1 to SDF 6, and one of 0 bit delay signal to 7 bit delay signal is controlled.
A signal is selected and the corresponding signal sequence is delivered to the 1-to-8 serial-parallel conversion circuit at the next stage. Since the reference signal has the same phase as the channel 1 signal of the multiplexed signal, the first output port (#
It is configured to be output through the same path as the signal of 1).
【0039】ここで、各部のデータ系列の一例を図9に
示す。本デマルチプレクサ回路内で生成される1/8分
周クロックと基準信号との位相関係により8種類の動作
状態が存在するが、図ではその位相関係が基準信号とT
FF3 との関係にあるものとする。多重化信号のチャネ
ル1の信号(1−1,1−2,…)がDFF23から出力
され、また基準信号がDFF42から出力されており、基
準信号による直並列変換機能と、基準信号の低速側への
引き渡し機能が実現されているのがわかる。Here, an example of the data series of each part is shown in FIG. There are eight types of operating states depending on the phase relationship between the 1/8 divided clock generated in the demultiplexer circuit and the reference signal.
It is assumed to have a relationship with FF 3 . The signals (1-1, 1-2, ...) Of channel 1 of the multiplexed signal are output from the DFF 23 , and the reference signal is output from the DFF 42. The serial-parallel conversion function by the reference signal and the reference signal It can be seen that the transfer function to the low speed side is realized.
【0040】[0040]
【発明の効果】以上説明したように、本発明のマルチプ
レクサ回路は、Nチャネルの並列信号のN対1並直列変
換の他に基準信号も並直列変換するので、主信号ととも
に基準信号を高速側へ引き渡すことができる。また、本
発明のデマルチプレクサ回路は、基準信号に基づく1対
N直並列変換が可能になるとともに、基準信号を低速側
へ引き渡すことができる。したがって、これらのマルチ
プレクサ回路およびデマルチプレクサ回路を用いて、S
DH対応の多重分離部を構成することができる。As described above, the multiplexer circuit of the present invention performs parallel-serial conversion of the reference signal in addition to the N-to-1 parallel-serial conversion of N-channel parallel signals, so that the reference signal as well as the main signal is converted into the high-speed side. Can be handed over to. Further, the demultiplexer circuit of the present invention can perform 1-to-N serial-parallel conversion based on the reference signal and can pass the reference signal to the low speed side. Therefore, using these multiplexer and demultiplexer circuits, S
A DH compatible demultiplexer can be configured.
【図1】本発明のマルチプレクサ回路の基本構成を示す
図である。FIG. 1 is a diagram showing a basic configuration of a multiplexer circuit of the present invention.
【図2】本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。FIG. 2 is a block diagram showing a basic configuration of a demultiplexer circuit of the present invention.
【図3】1対2直並列変換回路の構成例およびその動作
例を示す図である。FIG. 3 is a diagram showing a configuration example of a 1-to-2 serial-parallel conversion circuit and an operation example thereof.
【図4】本実施例のデマルチプレクサ回路の各部のデー
タ系列を示す図である。FIG. 4 is a diagram showing a data series of each unit of the demultiplexer circuit of this embodiment.
【図5】本発明のデマルチプレクサ回路の基本構成を示
すブロック図である。FIG. 5 is a block diagram showing a basic configuration of a demultiplexer circuit of the present invention.
【図6】本発明マルチプレクサ回路の実施例構成(8対
1マルチプレクサ回路)を示すブロック図である。FIG. 6 is a block diagram showing an embodiment configuration (8: 1 multiplexer circuit) of the multiplexer circuit of the present invention.
【図7】本発明デマルチプレクサ回路の実施例構成(1
対2デマルチプレクサ回路)を示すブロック図である。FIG. 7 is a block diagram showing an embodiment of a demultiplexer circuit according to the present invention (1
It is a block diagram showing a pair 2 demultiplexer circuit).
【図8】本発明デマルチプレクサ回路の実施例構成(1
対8デマルチプレクサ回路)を示すブロック図である。FIG. 8 is a block diagram showing an embodiment of a demultiplexer circuit according to the present invention (1
It is a block diagram showing a pair 8 demultiplexer circuit).
【図9】1対8デマルチプレクサ回路内のデータ系列の
一例を示す図である。FIG. 9 is a diagram showing an example of a data series in a 1-to-8 demultiplexer circuit.
【図10】多重化端局装置の構成を示すブロック図であ
る。FIG. 10 is a block diagram showing a configuration of a multiplexing terminal device.
11,12 N対1並直列変換回路 21 1対N直並列変換回路 22 分周クロック生成部 23 シフトレジスタ部 24 N対1セレクタ部 25 位相比較部 31〜33 Dフリップフロップ(DFF) 34 Tフリップフロップ(TFF) 35,36 出力ポート 61 Dフリップフロップ(DFF) 62 Tフリップフロップ(TFF) 63 論理積回路(AND) 64 論理和回路(OR) 71 Dフリップフロップ(DFF) 72 2対1セレクタ付Dフリップフロップ(SDF) 73 Tフリップフロップ(TFF) 101 低速終端処理部 102 バイト化処理部 103 ビット多重化部 104 高速終端処理部 111 低速終端処理部 112 バイト化処理部 113 ビット分離部 114 高速終端処理部 11, 12 N-to-1 parallel-serial conversion circuit 21 1-to-N serial-parallel conversion circuit 22 Divided clock generation unit 23 Shift register unit 24 N-to-1 selector unit 25 Phase comparison unit 31 to 33 D flip-flop (DFF) 34 T flip-flop Output port 61, D flip-flop (DFF) 62 T flip-flop (TFF) 63 AND circuit (AND) 64 Logical sum circuit (OR) 71 D flip-flop (DFF) 72 2-to-1 selector D flip-flop (SDF) 73 T flip-flop (TFF) 101 Low speed termination processing unit 102 Byte conversion processing unit 103 Bit multiplexing unit 104 High speed termination processing unit 111 Low speed termination processing unit 112 Byte conversion processing unit 113 Bit separation unit 114 High speed termination Processing unit
Claims (5)
1並直列変換部を備えたマルチプレクサ回路において、 前記Nチャネルの並列信号の基準位置を示す基準信号を
入力し、前記Nチャネルの並列信号のうちの第1チャネ
ルの信号を多重化するタイミングでその基準信号を多重
化する並直列変換手段を備えたことを特徴とするマルチ
プレクサ回路。1. A multiplexer circuit including an N-to-1 parallel-to-serial converter that multiplexes N-channel parallel signals, wherein a reference signal indicating a reference position of the N-channel parallel signals is input to the N-channel parallel signals. A multiplexer circuit comprising parallel-serial conversion means for multiplexing the reference signal at the timing of multiplexing the first channel signal of the signals.
離する1対N直並列変換部を備えたデマルチプレクサ回
路において、 前記多重化信号を0ビットから(N−1)ビットまで遅
延を与え、その1つの遅延量を有する多重化信号を選択
して前記1対N直並列変換部に与えるデータシフト手段
と、 前記多重化信号の基準位置を示す基準信号と、回路内部
の1/N分周クロックとの位相状態に応じて、前記デー
タシフト手段における多重化信号の遅延量を選択制御す
る制御手段とを備えたことを特徴とするデマルチプレク
サ回路。2. A demultiplexer circuit including a 1-to-N serial-parallel converter that separates a multiplexed signal into N-channel parallel signals, wherein the multiplexed signal is delayed from 0 bits to (N-1) bits. , A data shift means for selecting a multiplexed signal having the one delay amount and giving it to the 1-to-N serial-parallel converter, a reference signal indicating a reference position of the multiplexed signal, and a 1 / N component inside the circuit. A demultiplexer circuit comprising: control means for selectively controlling the delay amount of the multiplexed signal in the data shift means in accordance with the phase state with the peripheral clock.
において、 データシフト手段は、N=2k としたときに1ビット,
2ビット,…,2k-1の遅延を与えるシフトレジスタ
と、各遅延量を選択するk個の2対1セレクタとを備
え、0ビットから(N−1)ビットまでのいずれかの遅
延量を有する多重化信号を選択する構成であることを特
徴とするデマルチプレクサ回路。3. The demultiplexer circuit according to claim 2, wherein the data shift means has 1 bit when N = 2 k ,
A shift register that gives a delay of 2 bits, ..., 2 k−1 , and k 2-to-1 selectors that select each delay amount, and any delay amount from 0 bit to (N−1) bits A demultiplexer circuit having a configuration for selecting a multiplexed signal having:
において、 制御手段は、入力する基準信号をトリガとして1/N分
周クロックを生成するM個(2M =N)のTフリップフ
ロップの状態を判断し、基準信号と1/N分周クロック
の位相比較を行う構成であることを特徴とするデマルチ
プレクサ回路。4. The demultiplexer circuit according to claim 2, wherein the control means is a state of M (2 M = N) T flip-flops which generate a 1 / N frequency-divided clock by using an input reference signal as a trigger. And a phase comparison between the reference signal and the 1 / N divided clock.
において、 入力する基準信号をデータシフト手段を介して1対N直
並列変換部に与えて分離する構成であることを特徴とす
るデマルチプレクサ回路。5. The demultiplexer circuit according to claim 2, wherein the input reference signal is given to a 1-to-N serial-parallel conversion section via a data shift means to be separated. ..
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4096982A JP3026466B2 (en) | 1992-03-23 | 1992-03-23 | Demultiplexer circuit |
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1992
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