JPH05267965A - Time constant circuit - Google Patents
Time constant circuitInfo
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- JPH05267965A JPH05267965A JP4061631A JP6163192A JPH05267965A JP H05267965 A JPH05267965 A JP H05267965A JP 4061631 A JP4061631 A JP 4061631A JP 6163192 A JP6163192 A JP 6163192A JP H05267965 A JPH05267965 A JP H05267965A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は時定数回路に関し、特に
オーディオ信号の対数圧縮および伸張型のノイズリダク
ションシステム用の時定数回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time constant circuit, and more particularly to a time constant circuit for a logarithmic compression and expansion type noise reduction system for audio signals.
【０００２】[0002]
【従来の技術】この種の時定数回路は、対数圧縮および
伸張型のノイズリダクションシステムの信号処理回路に
用いられる。2. Description of the Related Art A time constant circuit of this type is used in a signal processing circuit of a logarithmic compression and expansion type noise reduction system.
【０００３】近年、オーディオビデオ（ＡＶ）装置にお
いて、オーディオ信号に含まれるテープヒスや受信機雑
音等のノイズを軽減するノイズリダクションシステムが
普及しつつある。この一技術として、オーディオ信号の
対数圧縮および伸張による方式がある。In recent years, noise reduction systems for reducing noises such as tape hiss and receiver noises contained in audio signals are becoming widespread in audio video (AV) devices. As one of these techniques, there is a method based on logarithmic compression and expansion of an audio signal.
【０００４】図３は対数圧縮および伸張型のノイズリダ
クションシステムの主要部分であるレベル信号処理回路
の一例を示すブロック図である。FIG. 3 is a block diagram showing an example of a level signal processing circuit which is a main part of a logarithmic compression and expansion type noise reduction system.
【０００５】レベル信号処理回路は、図３に示すよう
に、信号系フイルタ１と、レベル制御回路２と、制御系
フィルタ３と、レベル検出回路４と、時定数回路５とを
備えて構成されていた。As shown in FIG. 3, the level signal processing circuit comprises a signal system filter 1, a level control circuit 2, a control system filter 3, a level detection circuit 4, and a time constant circuit 5. Was there.
【０００６】次に、動作について説明する。まず、入力
信号Ｉは２系統に分割され、信号系フィルタ１と制御系
フィルタ３にそれぞれ入力される。信号系フィルタ１
は、それぞれのノイズリダクションシステムに適合する
とともに、入力信号Ｉに周波数変復調等に必要な周波数
特性を与える。信号系フィルタ１の出力の信号Ｆはレベ
ル制御回路２に入力される。Next, the operation will be described. First, the input signal I is divided into two systems and input to the signal system filter 1 and the control system filter 3, respectively. Signal system filter 1
Is suitable for each noise reduction system and gives the input signal I a frequency characteristic necessary for frequency modulation / demodulation. The signal F output from the signal filter 1 is input to the level control circuit 2.
【０００７】一方、制御系フィルタ３は、信号レベルの
検出に有害な帯域外の雑音を除去するとともに、入力信
号Ｉに所要の周波数特性を与え信号Ｃとしてレベル検出
回路４に印加する。レベル検出回路４は、入力した信号
Ｃを全波整流しレベル検出信号Ｄを出力し時定数回路６
に印加する。時定数回路６は、入力されたレベル検出信
号Ｄに対して、それぞれのノイズリダクションシステム
に適合する過度応答時定数を与えるように平滑し直流の
時定数信号Ｔとしてレベル制御回路２に出力する。レベ
ル制御回路２は、時定数信号Ｔにより入力した信号Ｆの
レベルを設定し、出力Ｏとして出力する。On the other hand, the control system filter 3 removes noise outside the band which is harmful to the detection of the signal level and gives a required frequency characteristic to the input signal I and applies it to the level detection circuit 4 as the signal C. The level detection circuit 4 full-wave rectifies the input signal C and outputs a level detection signal D to output a time constant circuit 6
Apply to. The time constant circuit 6 smoothes the input level detection signal D so as to give an transient response time constant suitable for each noise reduction system, and outputs it to the level control circuit 2 as a DC time constant signal T. The level control circuit 2 sets the level of the signal F input by the time constant signal T and outputs it as an output O.
【０００８】従来の時定数回路５は、図３に示すよう
に、構造と電流密度が等しい２つのトランジスタＱ５
１，Ｑ５２および抵抗Ｒ５３で構成されるカレントミラ
ー回路５１と、抵抗Ｒ５１，Ｒ５２とコンデンサＣ５１
とを備えて構成されていた。As shown in FIG. 3, the conventional time constant circuit 5 includes two transistors Q5 having the same structure and the same current density.
1, Q52 and resistor R53, a current mirror circuit 51, resistors R51 and R52, and a capacitor C51.
It was equipped with and.
【０００９】次に、従来の時定数回路の動作について説
明する。Next, the operation of the conventional time constant circuit will be described.
【００１０】図５はカレントミラー回路５１のａ点およ
びｂ点における（Ａ）は高周波の、（Ｂ）は低周波のそ
れぞれ出力波形を示した図である。FIGS. 5A and 5B are diagrams showing the output waveforms of the high frequency and low frequency, respectively, at points a and b of the current mirror circuit 51.
【００１１】まず、レベル検出回路４からの入力信号Ｉ
のレベルに比例した全波整流電流であるレベル検出信号
Ｄは、カレントミラー回路５１に入力される。カレント
ミラー回路５１のトランジスタＱ５１のエミッタ側のａ
点には、レベル検出信号Ｄの全波整流波形が出力され
る。また、トランジスタＱ５２のエミッタ側のｂ点に
は、ａ点の全波整流波形を平滑化した脈流波形が出力さ
れる。周知のように、カレントミラー回路５１は、構造
と電流密度が等しい２つのトランジスタＱ５１，Ｑ５２
を用いた場合に、次式で示すベースエミッタ電圧ＶＢＥ
が互いに等しいという性質を持つ。First, the input signal I from the level detection circuit 4
The level detection signal D, which is a full-wave rectified current proportional to the level of, is input to the current mirror circuit 51. A on the emitter side of the transistor Q51 of the current mirror circuit 51
The full-wave rectified waveform of the level detection signal D is output to the point. Further, a pulsating current waveform obtained by smoothing the full-wave rectified waveform at the point a is output to the point b on the emitter side of the transistor Q52. As is well known, the current mirror circuit 51 includes two transistors Q51 and Q52 having the same structure and current density.
Is used, the base-emitter voltage VBE given by
Have the property that they are equal to each other.
【００１２】 [0012]
【００１３】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷、ＩＳは逆方向飽和電流、ＩＥはエ
ミッタ電流をそれぞれ示す。Where k is Boltzmann's constant, T is absolute temperature, q is electron charge, IS is reverse saturation current, and IE is emitter current.
【００１４】カレントミラー回路５１のトランジスタＱ
５２のエミッタ、すなわちｂ点の電圧は抵抗Ｒ５１とコ
ンデンサＣ５１とで構成される時定数回路により平滑化
され、入力信号Ｉのレベルに対応した直流電圧の時定数
信号Ｔとしてレベル制御回路に対して出力されるという
ものであった。Transistor Q of current mirror circuit 51
The emitter of 52, that is, the voltage at point b is smoothed by a time constant circuit composed of a resistor R51 and a capacitor C51, and is supplied to the level control circuit as a time constant signal T of a DC voltage corresponding to the level of the input signal I. It was to be output.
【００１５】また、レベル検出回路４から入力されるレ
ベル検出信号Ｄのレベルが変動したときの過度応答時定
数は次式で示される。Further, the transient response time constant when the level of the level detection signal D input from the level detection circuit 4 varies is expressed by the following equation.
【００１６】 τＡ＝Ｃ×Ｒ５２ τＲ＝Ｃ×Ｒ（５１＋Ｒ５２）………………………………………………（２） ここで、τＡ（アタック）はレベルが大きくなる場合
の、τＲ（リカバリ）はレベルが小さくなる場合の時定
数をそれぞれ示す。ΤA = C × R52 τR = C × R (51 + R52) ………………………………………… (2) where τA (attack) is high , ΤR (recovery) indicates a time constant when the level becomes small.
【００１７】ここで、ａ点の電圧がｂ点の電圧より高い
場合にはトランジスタＱ５２のエミッタからコデンサＣ
５１の充電電流が余分に流れる。そのため、図５（Ｂ）
に示すように、この瞬間のｂ点の電圧はａ点の電圧より
トランジスタＱ５２のこの瞬間のベースエミッタ電圧Δ
ＶＢＥの分低下する。その結果出力電圧である時定数信
号Ｔの位相が見掛け上Δφだけ遅れ、これによりレベル
制御回路の制御特性に誤差を発生するという不具合があ
る。この制御特性の誤差は制御用の時定数信号Ｔのピー
ク付近で歪むことにより、出力信号Ｏの３次高調波が増
大するという結果を生じる。この現象は（２）式におい
て、τＲ（リカバリ）が一定であるため、コンデンサの
充放電によるｂ点の点圧変動量が大きい比較的低周波の
方が顕著に表れるというものであった。When the voltage at the point a is higher than the voltage at the point b, the emitter of the transistor Q52 is connected to the capacitor C.
An extra charging current of 51 flows. Therefore, FIG. 5 (B)
As shown in, the voltage at the point b at this moment is greater than the voltage at the point a at the base-emitter voltage Δ of the transistor Q52 at this moment.
It decreases by VBE. As a result, the phase of the time constant signal T, which is the output voltage, is apparently delayed by Δφ, which causes an error in the control characteristics of the level control circuit. This error in the control characteristic is distorted near the peak of the control time constant signal T, resulting in an increase in the third harmonic of the output signal O. In the equation (2), since τR (recovery) is constant, a relatively low frequency in which the point pressure fluctuation amount at the point b due to the charging / discharging of the capacitor is large appears more prominently.
【００１８】[0018]
【発明が解決しようとする課題】上述した従来の時定数
回路は、駆動回路にカレントミラー回路を用いているの
で、２つのトランジスタの電流密度が異なるとベースエ
ミッタ電圧に差を発生するため、出力のレベル制御用の
信号の位相が見掛け上被制御信号に対して変動すること
により、レベル制御された出力信号の３次高調波が増大
するというという欠点があった。Since the above-mentioned conventional time constant circuit uses the current mirror circuit in the drive circuit, a difference in the current density of the two transistors causes a difference in the base-emitter voltage. There is a drawback in that the third-order harmonic of the level-controlled output signal increases due to the apparent fluctuation of the phase of the level-controlling signal with respect to the controlled signal.
【００１９】[0019]
【課題を解決するための手段】本発明の時定数回路は、
予め定めた時定数を設定する抵抗とコンデンサとを有す
る時定数設定回路と、入力信号のレベルに対応する全波
整流波信号であるレベル検出信号を入力し、前記時定数
設定回路を駆動するとともに前記時定数設定回路の入力
信号を入力側に負帰還するバッファ増幅回路とを備えて
構成されている。The time constant circuit of the present invention comprises:
A time constant setting circuit having a resistor and a capacitor for setting a predetermined time constant, and a level detection signal which is a full-wave rectified wave signal corresponding to the level of the input signal are input to drive the time constant setting circuit. And a buffer amplifier circuit that negatively feeds back the input signal of the time constant setting circuit to the input side.
【００２０】[0020]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００２１】図１は本発明の時定数回路の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of the time constant circuit of the present invention.
【００２２】本実施例の時定数回路６は、図１に示すよ
うに、バッファ増幅器６１と、抵抗Ｒ６１，Ｒ６２と、
コンデンサＣ５１とを備えて構成されている。バッファ
増幅器６１は、正および反転の２入力を有する演算増幅
器Ａ６１と、ベースが演算増幅器６１の出力に接続され
エミッタが演算増幅器６１の反転入力に接続したトラン
ジスタＱ６１とを備えて構成されている。As shown in FIG. 1, the time constant circuit 6 of this embodiment includes a buffer amplifier 61, resistors R61 and R62,
And a capacitor C51. The buffer amplifier 61 is configured to include an operational amplifier A61 having two inputs, positive and inverting, and a transistor Q61 having a base connected to the output of the operational amplifier 61 and an emitter connected to the inverting input of the operational amplifier 61.
【００２３】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００２４】本実施例の時定数回路６は、図３に示す対
数圧縮および伸張型のノイズリダクションシステムの主
要部分であるレベル信号処理回路において、従来の時定
数回路５に代つて用いられるものである。したがって、
レベル信号処理回路全体の構成および動作については、
前述の従来の技術の例で示したものと共通部分であり、
説明が重複するのでここでは省略する。The time constant circuit 6 of this embodiment is used in place of the conventional time constant circuit 5 in the level signal processing circuit which is the main part of the logarithmic compression and expansion type noise reduction system shown in FIG. is there. Therefore,
For the configuration and operation of the entire level signal processing circuit,
It is the same as the one shown in the example of the conventional technology described above,
Since the description is duplicated, it is omitted here.
【００２５】図２はバッファ増幅器６１の演算増幅器Ａ
６１の入力側のａ点およびトランジスタＱ６１のエミッ
タ側のｂ点における（Ａ）は高周波の、（Ｂ）は低周波
のそれぞれ出力波形を示した図である。FIG. 2 shows the operational amplifier A of the buffer amplifier 61.
(A) is a high frequency output waveform at point a on the input side of 61 and b point on the emitter side of the transistor Q61. FIG.
【００２６】まず、レベル検出回路４からの入力信号Ｉ
のレベルに比例した全波整流電流であるレベル検出信号
Ｄは、バッファ増幅器６１の演算増幅器Ａ６１の正入力
に印加される。トランジスタＱ６１のエミッタ側のｂ点
は演算増幅器Ａ６１の反転入力に接続されているので、
演算増幅器Ａ６１の負帰還回路を構成する。したがっ
て、この演算増幅器Ａ６１の負帰還動作により、コンデ
ンサＣ６１の充電時におけるトランジスタＱ６１のエミ
ッタ電流の変化によるベースエミッタ電圧ＶＢＥの変化
分が吸収される。その結果、図２に示すように、常にａ
点の電圧のピーク位置とｂ点の電圧のピーク位置とが等
しいという条件が保持されるので、入力信号Ｉのレベル
に対して忠実なレベル制御を行なうことができる。First, the input signal I from the level detection circuit 4
The level detection signal D, which is a full-wave rectified current proportional to the level of, is applied to the positive input of the operational amplifier A61 of the buffer amplifier 61. Since the point b on the emitter side of the transistor Q61 is connected to the inverting input of the operational amplifier A61,
It constitutes a negative feedback circuit of the operational amplifier A61. Therefore, the negative feedback operation of the operational amplifier A61 absorbs the change in the base-emitter voltage VBE due to the change in the emitter current of the transistor Q61 when the capacitor C61 is charged. As a result, as shown in FIG.
Since the condition that the peak position of the voltage at the point and the peak position of the voltage at the point b are equal is maintained, it is possible to perform the level control faithful to the level of the input signal I.
【００２７】これによって、従来、特に低周波領域にお
いて発生していた、出力信号Ｏにおける３次高調波歪を
大幅に低減することができる。As a result, it is possible to significantly reduce the third harmonic distortion in the output signal O, which has been conventionally generated especially in the low frequency region.
【００２８】[0028]
【発明の効果】以上説明したように、本発明の時定数回
路は、レベル検出信号を入力し時定数設定回路を駆動す
るとともに、時定数設定回路の入力信号を入力側に負帰
還するバッファ増幅回路を備えることにより、常に入力
信号のピーク位置とレベル制御信号のピーク位置とが等
しいという条件が保持されるので、入力信号のレベルに
対して忠実なレベル制御を行なうことができ、出力信号
における３次高調波歪を大幅に低減することができると
いう効果がある。As described above, the time constant circuit of the present invention inputs a level detection signal to drive the time constant setting circuit, and at the same time, a buffer amplifier for negatively feeding back the input signal of the time constant setting circuit to the input side. By providing the circuit, the condition that the peak position of the input signal and the peak position of the level control signal are always equal is held, so that the level control faithful to the level of the input signal can be performed, and the output signal There is an effect that the third harmonic distortion can be significantly reduced.
【図１】本発明の時定数回路の一実施例を示すブロック
図である。FIG. 1 is a block diagram showing an embodiment of a time constant circuit of the present invention.
【図２】本実施例の時定数回路における動作の一例を示
す波形図である。FIG. 2 is a waveform diagram showing an example of the operation of the time constant circuit of this embodiment.
【図３】本実施例および従来例の時定数回路を用いるノ
イズリダクションシステムにおけるレベル信号処理回路
の一例を示すブロック図である。FIG. 3 is a block diagram showing an example of a level signal processing circuit in a noise reduction system using the time constant circuits of this embodiment and a conventional example.
【図４】従来の時定数回路の一例を示すブロック図であ
る。FIG. 4 is a block diagram showing an example of a conventional time constant circuit.
【図５】従来の時定数回路における動作の一例を示す波
形図である。FIG. 5 is a waveform diagram showing an example of operation in a conventional time constant circuit.
１ 信号系フィルタ ２ レベル制御回路 ３ 制御系フィルタ ４ レベル検出回路 ５，６ 時定数回路 ５１ カレントミラー回路 ６１ バッファ増幅器 Ａ６１ 演算増幅器 Ｃ５１，Ｃ６１ コンデンサ Ｑ５１，Ｑ５２，Ｑ６１ トランジスタ Ｒ５１〜Ｒ５３，Ｒ６１，Ｒ６２ 抵抗 1 signal system filter 2 level control circuit 3 control system filter 4 level detection circuit 5,6 time constant circuit 51 current mirror circuit 61 buffer amplifier A61 operational amplifier C51, C61 capacitors Q51, Q52, Q61 transistors R51 to R53, R61, R62 resistance
Claims (2)
デンサとを有する時定数設定回路と、 入力信号のレベルに対応する全波整流波信号であるレベ
ル検出信号を入力し、前記時定数設定回路を駆動すると
ともに前記時定数設定回路の入力信号を入力側に負帰還
するバッファ増幅回路とを備えることを特徴とする時定
数回路。1. A time constant setting circuit having a resistor and a capacitor for setting a predetermined time constant, and a level detection signal which is a full-wave rectified wave signal corresponding to the level of an input signal is input to set the time constant. A time constant circuit comprising: a buffer amplifier circuit that drives the circuit and negatively feeds back an input signal of the time constant setting circuit to an input side.
信号を入力する第一の極性の第一の入力端子と前記第一
の極性の反転極性である第二の極性の第二の入力端子と
を有する演算増幅回路と、 前記演算増幅回路の出力端子をベースに前記第二の入力
端子をエミッタに第一の電源をコレクタにそれぞれ接続
したトランジスタとを備えることを特徴とする請求項１
記載の時定数回路。2. The buffer amplifier circuit has a first input terminal of a first polarity for inputting the level detection signal and a second input terminal of a second polarity which is an inverted polarity of the first polarity. 2. An operational amplifier circuit having the same, and a transistor having an output terminal of the operational amplifier circuit as a base, the second input terminal connected to the emitter, and the first power source connected to the collector.
Time constant circuit described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061631A JPH05267965A (en) | 1992-03-18 | 1992-03-18 | Time constant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061631A JPH05267965A (en) | 1992-03-18 | 1992-03-18 | Time constant circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267965A true JPH05267965A (en) | 1993-10-15 |
Family
ID=13176737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061631A Pending JPH05267965A (en) | 1992-03-18 | 1992-03-18 | Time constant circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267965A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009110289A1 (en) * | 2008-03-07 | 2009-09-11 | Ricoh Company, Ltd. | Current mode control type switching regulator |
| CN113219246A (en) * | 2021-05-31 | 2021-08-06 | 深圳信测标准技术服务股份有限公司 | Detection method for detecting power amplifier harmonic intensity detection device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156818A (en) * | 1989-11-15 | 1991-07-04 | Seiko Epson Corp | Touch panel |
-
1992
- 1992-03-18 JP JP4061631A patent/JPH05267965A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990216 |