JPH05267626A - Gate array circuit - Google Patents
Gate array circuitInfo
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- JPH05267626A JPH05267626A JP4204999A JP20499992A JPH05267626A JP H05267626 A JPH05267626 A JP H05267626A JP 4204999 A JP4204999 A JP 4204999A JP 20499992 A JP20499992 A JP 20499992A JP H05267626 A JPH05267626 A JP H05267626A
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- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリとゲートアレイ
マスタが１チップ内に組み込まれたゲートアレイ回路及
びフィールドプログラマブルゲートアレイ回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate array circuit and a field programmable gate array circuit in which a memory and a gate array master are incorporated in one chip.
【０００２】[0002]
【従来の技術】半導体製造メーカが予め半導体晶基板に
基本セル（ゲート）を規則的（アレイ状）に並べたマス
ターウェーハを予め用意し、ユーザの要望する回路を基
本セルを接続する配線の変更で形成するＡＳＩＣ技術が
知られている。このＡＳＩＣ技術によれば、ユーザーの
要望が確定したあと、配線の設計とウェーハプロセスの
最終工程である配線工程を行うだけでユザーの要望する
回路を構成することができる。このため、このＡＳＩＣ
技術によれば、スタンダードセル技術やフルカスタム技
術等のＡＳＩＣ技術と比較して、小規模で製造時間が短
く、生産量の少ないＡＳＩＣを効率的製造することに適
している。2. Description of the Related Art A semiconductor manufacturer prepares a master wafer in which basic cells (gates) are regularly (arrayed) arranged on a semiconductor crystal substrate in advance, and a wiring for connecting a basic cell to a circuit desired by a user is changed. The ASIC technology of forming by is known. According to this ASIC technology, after the user's request is determined, the circuit desired by the user can be configured only by performing the wiring design and the wiring step which is the final step of the wafer process. Therefore, this ASIC
According to the technology, as compared with the ASIC technology such as the standard cell technology or the full custom technology, the technology is suitable for efficiently manufacturing an ASIC having a small scale, a short manufacturing time, and a small production amount.
【０００３】また、ユーザーがゲートアレーの配線構造
をアドレス信号を用いてプログラムすることのできるフ
ィールドプログラマブルゲートアレー（Field Programa
bleGate Array, ＦＰＧＡ）が知られている。ＦＰＧＡ
では、ＦＰＧＡを構成する回路を細かいブロックに分割
することにより、回路の設計性能を向上できる。また、
必要に応じて、何時でも回路構成を変更できるという利
点がある。A field programmable gate array (Field Programmable Gate Array) that allows a user to program the wiring structure of the gate array using address signals.
bleGate Array, FPGA) is known. FPGA
Then, the circuit design performance can be improved by dividing the circuit constituting the FPGA into fine blocks. Also,
There is an advantage that the circuit configuration can be changed at any time as needed.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記のＡＳＩ
Ｃ技術では、ゲートアレイとメモリを１チップ上に混載
することが難しいという欠点を有している。即ち、ゲー
トアレイではゲートを構成するトランジスタを一定の規
則に従って配列しているため、その上にメモリを作成し
た場合には面積の点で非常に効率が悪く、実用的ではな
い。また、ある規模のメモリを予め回路チップの一部に
搭載し、残る部分をゲートアレイとしてマスタウエハを
作成することも考えられる。しかし、この手法では、ユ
ーザーが要求するアプリケーション毎にメモリの規模、
すなわちメモリのビット数×ワード数が変化するため、
半導体製造メーカが予め膨大な種類のマスタウエハを用
意しなければならない。However, the above ASI
The C technology has a drawback that it is difficult to mount the gate array and the memory together on one chip. That is, in the gate array, since the transistors forming the gates are arranged according to a certain rule, when a memory is formed on the gate array, the area is very inefficient and impractical. It is also conceivable to preliminarily mount a memory of a certain scale on a part of the circuit chip and create the master wafer by using the remaining part as a gate array. However, with this method, the size of memory for each application requested by the user,
In other words, since the number of bits in the memory × the number of words changes,
A semiconductor manufacturer has to prepare a huge variety of master wafers in advance.
【０００５】ＦＰＧＡも同様の欠点を有し、メモリのビ
ット数とワード数の組み合わせの種類に応じて、半導体
製造メーカが予め膨大な種類のマスタウエハを用意しな
ければならない。FPGAs also have the same drawbacks, and semiconductor manufacturers must prepare a huge number of master wafers in advance according to the combination of the number of bits and the number of words in the memory.
【０００６】本発明は上記実情に鑑みてなされたもの
で、この発明の目的は、より汎用性の高いメモリとゲー
トアレイを備えた１チップゲートアレイ回路及びＦＰＧ
Ａを提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a one-chip gate array circuit and FPG having a more versatile memory and gate array.
To provide A.
【０００７】この発明の他の目的は、複数種類のビット
数とワード数の組み合わせに対応することのできるマス
タウエハを用いたゲートアレイ回路及びＦＰＧＡを提供
することにある。Another object of the present invention is to provide a gate array circuit and an FPGA using a master wafer which can cope with a combination of a plurality of types of bit numbers and word numbers.
【０００８】本発明のさらに他の目的は、ビット数とワ
ード数の構成を可変としたメモリとゲートアレイマスタ
とを同一平面上に混載して１チップ化したゲートアレイ
回路及びＦＰＧＡを提供することにある。Still another object of the present invention is to provide a gate array circuit and an FPGA in which a memory having a variable number of bits and a variable number of words and a gate array master are mounted together on the same plane into one chip. It is in.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかるゲートアレー回路
は、In order to achieve the above object, a gate array circuit according to a first aspect of the present invention is
【００１０】複数のメモリと、前記複数のメモリに接続
され、前記複数のメモリのビット数とワード数を可変入
出力制御する入出力制御回路と、前記入出力制御回路を
介して前記複数のメモリに接続され、規則的に配置され
た複数のゲートが相互接続されて構成され、前記メモリ
から供給されたデータを処理するゲートアレイ、を１つ
の集積回路の異なる平面領域上に配置したことを特徴と
する。A plurality of memories, an input / output control circuit which is connected to the plurality of memories and controls input / output of the number of bits and the number of words of the plurality of memories in a variable manner, and the plurality of memories via the input / output control circuit. A gate array for processing data supplied from the memory, the gate arrays being connected to each other and interconnected by a plurality of regularly arranged gates, and arranged on different plane regions of one integrated circuit. And
【００１１】また、この発明の第２の観点にかかるゲー
トアレー回路は、複数のメモリと、外部端子を介して供
給されるアドレス信号に応答して前記複数のメモリのビ
ット数とワード数を可変入出力制御する入出力制御回路
と、前記入出力制御回路を介してメモリに接続され、前
記複数のメモリの出力データを処理するゲートアレイ、
を１つの集積回路上に混載したことを特徴とする。Also, in the gate array circuit according to the second aspect of the present invention, the number of bits and the number of words of the plurality of memories are changed in response to an address signal supplied via a plurality of memories and external terminals. An input / output control circuit for controlling input / output, and a gate array connected to the memory via the input / output control circuit to process output data of the plurality of memories,
Are mixedly mounted on one integrated circuit.
【００１２】[0012]
【作用】この発明の第１の観点にかかるゲートアレイ回
路によれば、ゲートアレイとは別個に配置された入出力
制御回路により、複数のメモリのビット数とワード数が
可変入出力制御される。したがって、入出力制御回路に
より複数のメモリのビット数とワード数を調整できる。According to the gate array circuit of the first aspect of the present invention, the number of bits and the number of words of a plurality of memories are variably controlled by the input / output control circuit arranged separately from the gate array. .. Therefore, the number of bits and the number of words of the plurality of memories can be adjusted by the input / output control circuit.
【００１３】また、この発明の第２の観点にかかるゲー
トアレイ回路によれば、アドレス信号に応答して入出力
制御回路が複数のメモリのビット数とワード数が可変入
出力制御する。したがって、ユーザー自身がメモリのビ
ット数とワード数を調整できる。Further, according to the gate array circuit of the second aspect of the present invention, the input / output control circuit performs variable input / output control of the number of bits and the number of words of the plurality of memories in response to the address signal. Therefore, the user himself can adjust the number of bits and the number of words of the memory.
【００１４】[0014]
【実施例】（第１実施例）以下図面を参照して本発明の
第１実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings.
【００１５】図１は配線を施す前の状態での回路チッ
プ、即ち、マスタウエハの構成概念を示す。図１におい
て、10が回路チップ、11が複数個の小規模なメモリから
なるメモリ部、12がこのメモリ部11の入出力（正確には
入出力ビット数×記憶ワード数の対）を制御するための
トランジスタ、埋設配線（半導体基板に不純物を拡散、
インプラすることにより形成された配線）などで構成さ
れる入出力制御回路、13は回路チップ10内の上記メモリ
部11及び入出力制御回路12を除く全領域に形成されたゲ
ートアレイマスタである。次に、図１に示されるマスタ
ウエハの具体例を図２を参照して説明する。FIG. 1 shows a configuration concept of a circuit chip before wiring, that is, a master wafer. In FIG. 1, 10 is a circuit chip, 11 is a memory unit consisting of a plurality of small-scale memories, and 12 is for controlling the input / output (correctly, the number of input / output bits × the number of storage words) of this memory unit 11. Transistor for buried wiring (diffusion of impurities in the semiconductor substrate,
An input / output control circuit composed of wirings formed by implantation) 13 is a gate array master formed in the entire area of the circuit chip 10 except the memory section 11 and the input / output control circuit 12. Next, a specific example of the master wafer shown in FIG. 1 will be described with reference to FIG.
【００１６】メモリ部１１は、半導体プロセス技術を用
いて作成したフルカスタムパターンの２個のＲＯＭ21，
22から構成される。ＲＯＭ21，22個々は、ビット数４×
ワード数１６のリードオンリーメモリである。ＲＯＭ21
はアドレス信号Ａ００〜Ａ０３に応答してデータ信号Ｄ
００〜Ｄ０３を出力し、ＲＯＭ22はアドレス信号Ａ１０
〜Ａ１３に応答してデータ信号Ｄ１０〜Ｄ１３を出力す
る。ＲＯＭ21, 22のアドレス信号入力端子はアドレスパ
ッド（或いはコンタクト、丸印で示す）に接続されてい
る。アドレスパッドには、後述する配線工程で、ユーザ
ーの要求仕様に応じて設計されたアドレス配線が接続さ
れる。The memory section 11 includes two ROMs 21 of a full custom pattern created by using semiconductor process technology,
Composed of 22. The number of bits for each ROM21, 22 is 4x
It is a read-only memory with 16 words. ROM21
Is a data signal D in response to address signals A00 to A03.
00 to D03 are output, and the ROM 22 outputs the address signal A10.
Data signals D10 to D13 are output in response to .about.A13. Address signal input terminals of the ROMs 21 and 22 are connected to address pads (or contacts, indicated by circles). Address wirings designed according to the specifications required by the user are connected to the address pads in a wiring process described later.
【００１７】入出力制御回路12は、マルチプレクサ23〜
26とインバータ27、これらを接続する配線（半導体製造
プロセスで製造されている）、制御パッドＳ及びデータ
出力パッドから形成される。ＲＯＭ21からの出力データ
信号Ｄ００〜Ｄ０３はそのままデータ出力パッドに供給
される。マルチプレクサ23〜26には、制御パッドＳを介
して切り替え制御信号が供給される。マルチプレクサ23
は、この切り替え制御信号に応答して、ＲＯＭ21，22の
出力データ信号Ｄ００とＤ１０の一方を選択して入出力
パッドに供給する。同様に、マルチプレクサ24はＤ０１
とＤ１１の一方を、マルチプレクサ25はＤ０２とＤ１２
の一方を，マルチプレクサ26はＤ０３とＤ１３の一方を
それぞれ選択して入出力パッドに供給する。ゲートアレ
イマスタ11は従来一般のゲートアレイマスタと同様であ
り、トランジスタからなるゲートをアレイ状に配列して
形成されるものである。The input / output control circuit 12 includes multiplexers 23 ...
26 and the inverter 27, wirings (manufactured in a semiconductor manufacturing process) connecting these, a control pad S and a data output pad. The output data signals D00 to D03 from the ROM 21 are directly supplied to the data output pad. A switching control signal is supplied to the multiplexers 23 to 26 via the control pad S. Multiplexer 23
Responds to the switching control signal, selects one of the output data signals D00 and D10 of the ROMs 21 and 22 and supplies it to the input / output pad. Similarly, multiplexer 24 is D01
And D11, and the multiplexer 25 uses D02 and D12.
On the other hand, the multiplexer 26 selects one of D03 and D13 and supplies it to the input / output pad. The gate array master 11 is similar to a conventional general gate array master, and is formed by arranging gates made of transistors in an array.
【００１８】上記構成のマスタウエハの形成後、ユーザ
ーの要求する仕様に合わせて、ＲＯＭ21, 22のアドレス
配線、ゲートアレーマスタ11内のゲートを相互接続する
配線、及び、ゲートアレイマスタ11と入出力制御回路12
を接続する配線を設計・製造して、所期の機能を有する
ゲートアレーチップを完成する。After the master wafer having the above structure is formed, the address wirings of the ROMs 21 and 22, wirings interconnecting the gates in the gate array master 11, and the gate array master 11 and the input / output control according to the specifications required by the user. Circuit 12
We will design and manufacture the wiring that connects the gates to complete the gate array chip with the desired functions.
【００１９】例えば、ユーザの要求使用が、ＲＯＭ21，
22をビット数４×ワード数１６の２つの独立したＲＯＭ
として使用する仕様の場合、例えば、図３に示すよう
に、配線を形成する。図３において、ＲＯＭ21と22のア
ドレス配線は別個に形成され、制御パッドＳはマルチプ
レクサ23〜26がＲＯＭ22からのデータＤ10〜Ｄ13を選択
するように、プルダウンされる。そして、データ出力パ
ッドはゲートアレー11に接続される。このように配線を
設計すれば、ＲＯＭ21, 22を２つの独立したメモリとし
て使用できる。For example, if the usage requested by the user is the ROM 21,
22 independent ROMs with 4 bits and 16 words
In the case of the specification used as, for example, wiring is formed as shown in FIG. In FIG. 3, the address wirings of the ROMs 21 and 22 are formed separately, and the control pad S is pulled down so that the multiplexers 23 to 26 select the data D10 to D13 from the ROM 22. The data output pad is then connected to the gate array 11. By designing the wiring in this way, the ROMs 21 and 22 can be used as two independent memories.
【００２０】また、例えば、ユーザの要求仕様が、ＲＯ
Ｍ21，22をビット数８×ワード数１６の１つのＲＯＭと
して使用する仕様の場合、例えば、図４に示すように、
ＲＯＭ21と22のアドレス配線を共通にし、制御パッドＳ
はマルチプレクサ23〜26がＲＯＭ22からのデータＤ10〜
Ｄ13を選択するように、プルダウンし、データ出力パッ
ドはゲートアレイマスタ11に接続される。このように配
線を設計すれば、ＲＯＭ21, 22をビット数８×ワード数
１６の１つのＲＯＭとして使用できる。Also, for example, if the user's required specifications are RO
In the case of a specification in which M21 and M22 are used as one ROM with 8 bits and 16 words, for example, as shown in FIG.
Make the address wiring of ROM21 and 22 common, and control pad S
The multiplexers 23 to 26 are the data D10 from the ROM 22
Pull down so that D13 is selected and the data output pad is connected to the gate array master 11. By designing the wiring in this way, the ROMs 21 and 22 can be used as one ROM having 8 bits and 16 words.
【００２１】次に、ユーザの要求使用が、ＲＯＭ21，22
をビット数４×ワード数３２の１つのＲＯＭとして使用
する仕様の場合、例えば、図５に示すように、ＲＯＭ21
と22のアドレス配線を共通にしてアドレスＡ０〜Ａ３を
供給し、制御パッドＳにアドレスＡ０４を供給し、マル
チプセクサ23〜26に接続されたデータ出力パッドのみが
ゲートアレイマスタ11に接続される。このように配線を
設計すれば、マルチプレクサ23〜26がアドレス信号Ａ０
４に応じて、ＲＯＭ21又は22の出力データの一方を選択
して出力するので、ＲＯＭ21, 22をビット数４×ワード
数３２の１つのＲＯＭとして使用できる。Next, the usage requested by the user is determined by the ROM 21, 22.
In the case of a specification in which is used as one ROM of 4 bits × 32 words, for example, as shown in FIG.
And 22 are commonly used to supply the addresses A0 to A3, the control pad S to the address A04, and only the data output pads connected to the multiplexers 23 to 26 are connected to the gate array master 11. If the wiring is designed in this way, the multiplexers 23 to 26 can address the address signal A0.
Since one of the output data of the ROM 21 or 22 is selected and output according to 4, the ROMs 21 and 22 can be used as one ROM having the number of bits 4 × the number of words 32.
【００２２】上記実施例によれば、配線工程で配置する
配線の設計を変更することにより、メモリ部11のＲＯＭ
21，22を用いて３通りのメモリ仕様を満足することが可
能となる。換言すれば、１つのマスタウエハを用いて、
ユーザーの３種類の要求を満たすことができる。従っ
て、上記実施例によれば、用意しなければならないマス
タウエハの数を従来より大幅に少なくすることができ
る。 （第２実施例）次に、図２に示す回路と類似の構成の第
２実施例を図６に示す。なお、図６において、図２と同
一部分には同一符号を付し説明を省略する。According to the above embodiment, the ROM of the memory unit 11 is changed by changing the design of the wirings arranged in the wiring process.
It is possible to satisfy three kinds of memory specifications by using 21 and 22. In other words, using one master wafer,
It can meet the user's three requirements. Therefore, according to the above-described embodiment, the number of master wafers to be prepared can be significantly reduced as compared with the conventional one. (Second Embodiment) FIG. 6 shows a second embodiment having a configuration similar to that of the circuit shown in FIG. In FIG. 6, the same parts as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted.
【００２３】まず、ＲＯＭ21，22をビット数４×ワード
数１６の２つのＲＯＭとして使用する場合、ＲＯＭ21に
はアドレス信号Ａ００〜Ａ０３が入力され、データ信号
Ｄ００〜Ｄ０３が読出される。データ信号Ｄ００〜Ｄ０
３はそのままデータＤ４〜Ｄ７として出力されると共に
１ビット幅のマルチプレクサ23〜26に送出される。ＲＯ
Ｍ22にはアドレス信号Ａ１０〜Ａ１３が入力され、デー
タ信号Ｄ１０〜Ｄ１３が読出される。データ信号Ｄ１０
〜Ｄ１３はそのままマルチプレクサ23〜26に送出され
る。First, when the ROMs 21 and 22 are used as two ROMs of 4 bits × 16 words, the ROM 21 receives the address signals A00 to A03 and reads the data signals D00 to D03. Data signals D00 to D0
3 is output as it is as data D4 to D7 and is also sent to multiplexers 23 to 26 having a 1-bit width. RO
Address signals A10 to A13 are input to M22, and data signals D10 to D13 are read. Data signal D10
.. to D13 are sent to the multiplexers 23 to 26 as they are.
【００２４】マルチプレクサ23〜26は、アドレス信号Ａ
０４とインバータ27によるその反転信号に応じてＲＯＭ
21，22からの入力データの一方を選択し、それぞれデー
タＤ０あるいはＤ１０、Ｄ１あるいはＤ１１、Ｄ２ある
いはＤ１２、Ｄ３あるいはＤ１３として出力する。マル
チプレクサ23〜26及びインバータ27とその周囲の配線は
図１の入出力制御回路12を構成するものである。The multiplexers 23 to 26 are provided with the address signal A.
ROM according to the inversion signal from the inverter 04 and the inverter 27
One of the input data from 21 and 22 is selected and output as data D0 or D10, D1 or D11, D2 or D12, D3 or D13, respectively. The multiplexers 23 to 26, the inverter 27, and the wiring around them constitute the input / output control circuit 12 of FIG.
【００２５】上記構成にあって、マルチプレクサ23〜26
の選択信号となるアドレス信号Ａ０４になにも接続せず
にハイインピーダンスとした場合、マルチプレクサ23〜
26はＲＯＭ22からのＤ１０〜Ｄ１３を選択してデータＤ
０〜Ｄ３として出力する。In the above configuration, the multiplexers 23-26
If the address signal A04, which is the selection signal for the
26 is data D by selecting D10 to D13 from the ROM 22
Output as 0 to D3.
【００２６】従って、ＲＯＭ21，22へのアドレス信号Ａ
００〜Ａ０３とＡ１０〜Ａ１３を別々に制御すれば、Ｒ
ＯＭ21から読出されるデータ信号Ｄ００〜Ｄ０３をその
ままデータＤ４〜Ｄ７として出力させると共にＲＯＭ22
から読出されるデータ信号Ｄ１０〜Ｄ１３をマルチプレ
クサ23〜26で選択させてデータＤ０〜Ｄ３として出力さ
せることができる。即ち、ＲＯＭ21とＲＯＭ22をビット
数４×ワード数１６の別個のメモリ（ＲＯＭ）として動
作させることができる。Therefore, the address signal A to the ROMs 21 and 22
If 00-A03 and A10-A13 are controlled separately, R
The data signals D00 to D03 read from the OM21 are directly output as the data D4 to D7, and the ROM 22
The data signals D10 to D13 read from are selected by the multiplexers 23 to 26 and output as the data D0 to D3. That is, the ROM 21 and the ROM 22 can be operated as separate memories (ROMs) each having 4 bits and 16 words.
【００２７】また、ＲＯＭ21，22へのアドレス信号Ａ０
０とＡ１０、Ａ０１とＡ１１、Ａ０２とＡ１２、Ａ０３
とＡ１３にそれぞれ同じアドレスを与えると、ＲＯＭ22
から読出されるデータ信号Ｄ１０〜Ｄ１３がマルチプレ
クサ23〜26を介してデータＤ０〜Ｄ３として出力され
る。従って、ＲＯＭ21とＲＯＭ22をビット数８×ワード
数１６の１つのメモリ（ＲＯＭ）として動作させること
もできる。Further, the address signal A0 to the ROMs 21 and 22
0 and A10, A01 and A11, A02 and A12, A03
If the same address is given to A13 and A13 respectively, ROM22
The data signals D10 to D13 read from are output as data D0 to D3 via the multiplexers 23 to 26. Therefore, the ROM 21 and the ROM 22 can be operated as one memory (ROM) having 8 bits × 16 words.
【００２８】また、ＲＯＭ21，22へのアドレス信号Ａ０
０〜Ａ０３とＡ１３〜Ａ１０に同じアドレスを与えると
共に、マルチプレクサ23〜26への選択信号としてアドレ
ス信号Ａ０４を与え（アドレスのビット数は５とな
る）、マルチプレクサ23〜26から出力されるデータＤ０
〜Ｄ３に注目すると、ＲＯＭ21とＲＯＭ22とをビット数
４×ワード数３２の１つのメモリ（ＲＯＭ）として動作
させることもできる。Further, the address signal A0 to the ROMs 21 and 22
The same address is given to 0 to A03 and A13 to A10, and the address signal A04 is given as a selection signal to the multiplexers 23 to 26 (the number of bits of the address is 5), and the data D0 output from the multiplexers 23 to 26 is given.
Paying attention to D3, it is possible to operate the ROM 21 and the ROM 22 as one memory (ROM) having the number of bits 4 × the number of words 32.
【００２９】次に、マルチプレクサ23〜26の構成の一例
を図８を参照して説明する。図８において、マルチプレ
クサ23〜26は、ゲート回路31，32及びインバータ33から
構成される。マルチプレクサ23〜26の一方のデータ入力
Ｉ１は、そのまま出力されると共に選択信号Ｓにより開
閉制御されるゲート回路31を通過した後でインバータ33
で反転されてデータ出力Ｏ（オー）とされる。他方のデ
ータ入力Ｉ２は、選択信号Ｓの反転信号Ｓ￣により開閉
制御されるゲート回路32を介した後にインバータ33で反
転されてデータ出力Ｏとされる。ゲート回路31，32及び
インバータ33を含む破線Ｍで示される範囲内の回路が実
際にマルチプレクサとして動作する。Next, an example of the configuration of the multiplexers 23 to 26 will be described with reference to FIG. In FIG. 8, the multiplexers 23 to 26 are composed of gate circuits 31, 32 and an inverter 33. One of the data inputs I1 of the multiplexers 23 to 26 is output as it is, and after passing through the gate circuit 31 whose opening and closing is controlled by the selection signal S, the inverter 33
The data output is inverted (O). The other data input I2 is inverted by an inverter 33 to be a data output O after passing through a gate circuit 32 whose opening and closing is controlled by an inversion signal S- of the selection signal S. The circuit within the range shown by the broken line M including the gate circuits 31 and 32 and the inverter 33 actually operates as a multiplexer.
【００３０】例えば，図７のマルチプレクサ23において
は、データ入力Ｉ１がＲＯＭ22からのデータＤ１０に、
データ入力Ｉ２がＲＯＭ21からのデータＤ００に、その
まま出力されるデータＩ１がデータＤ１０に、反転出力
されるデータ出力ＯがデータＤ０に、選択信号Ｓがアド
レス信号Ａ０４に、反転選択信号Ｓ￣がインバータ27に
よって反転されたアドレス信号Ａ０４にそれぞれ該当す
る。For example, in the multiplexer 23 of FIG. 7, the data input I1 is the data D10 from the ROM 22,
The data input I2 is the data D00 from the ROM 21, the output data I1 is the data D10, the inverted data output O is the data D0, the selection signal S is the address signal A04, and the inverted selection signal S is the inverter. They correspond to the address signal A04 inverted by 27, respectively.
【００３１】以上の説明においては、メモリ部11と入出
力制御部12を接続する配線をマスタウエハの段階で全て
構成する例を示した。しかし、例えば、ＲＯＭ21, 22と
入出力制御回路12間の配線をマスタウエハ完成後の配線
工程で行ってもよい。In the above description, an example is shown in which the wirings connecting the memory section 11 and the input / output control section 12 are all configured at the stage of the master wafer. However, for example, the wiring between the ROMs 21 and 22 and the input / output control circuit 12 may be performed in the wiring process after the master wafer is completed.
【００３２】例えば、図８のようにマスタウエハを構成
し、ＲＯＭ21, 22をビット数４×ワード数１６の２つの
ＲＯＭとして動作させる場合或いはビット数８×ワード
数１６の１つのＲＯＭとして動作させる場合には、制御
パッドＳには何も接続せず、データ入力ラインＩ１，Ｉ
２とゲート３１、３２やインバータ３３を接続する配線
は行わない。また、ＲＯＭ21, 22をビット数４×ワード
数３２の１つのメモリとして動作させる場合には、図７
に示した通りの配線を行ない、さらに、マルチプレクサ
23〜26の出力Ｏを要求仕様に応じてゲートアレイマスタ
13に接続し、制御パッドＳにアドレス信号Ａ０４が供給
されるように配線を行う。このような構成とすれば、マ
ルチプレクサ範囲Ｍ内の回路はＲＯＭ21, 22からのデー
タＤ００〜Ｄ０３，データＤ１０〜Ｄ１３に全く関与し
なくなり、ＲＯＭ21, 22の出力データに余分な負荷をか
けることが無くなる。また、マルチプレクサ範囲内部の
各配線も行わなければ、不必要な消費電力を押さえるこ
ともできる。或いは、図９に示されるように、半導体回
路のみをマスタウエハに形成し、要求仕様に合わせて配
線を設計・形成してもよい。For example, when a master wafer is constructed as shown in FIG. 8 and the ROMs 21 and 22 are operated as two ROMs each having the number of bits 4 × the number of words 16 or when operating as one ROM having the number of bits 8 × the number of words 16 To the control pad S, nothing is connected to the data input lines I1, I
Wiring for connecting 2 to the gates 31 and 32 and the inverter 33 is not performed. In addition, when operating the ROMs 21 and 22 as one memory of the number of bits 4 × the number of words 32, FIG.
Make the wiring as shown in and add the multiplexer.
Output O of 23 to 26 is a gate array master according to the required specifications.
Wiring is performed so that the control pad S is supplied with the address signal A04. With such a configuration, the circuits in the multiplexer range M are not involved in the data D00 to D03 and the data D10 to D13 from the ROMs 21 and 22 at all, and the output data of the ROMs 21 and 22 are not excessively loaded. .. In addition, unnecessary wiring can be suppressed by not providing each wiring inside the multiplexer range. Alternatively, as shown in FIG. 9, only the semiconductor circuit may be formed on the master wafer, and the wiring may be designed and formed according to the required specifications.
【００３３】図７の構成を自由度を上げて発展させた構
成例を図１０に示す。図１０は４個のＲＯＭ41〜44によ
りメモリ部11を形成した例を示し、個々の回路は基本的
に図７に示した回路と同一である。FIG. 10 shows a configuration example in which the configuration of FIG. 7 is developed with a higher degree of freedom. FIG. 10 shows an example in which the memory section 11 is formed by four ROMs 41 to 44, and each circuit is basically the same as the circuit shown in FIG.
【００３４】具体的に説明すると、ＲＯＭ41は、アドレ
ス信号Ａ００〜Ａ０４を入力し、データ信号Ｄ００〜Ｄ
０７を出力する。データ信号Ｄ００〜Ｄ０７はそのまま
データＤ００８〜Ｄ０１５として出力されると共に１ビ
ット幅のマルチプレクサ（Ｃ０〜Ｃ７）45〜46それぞれ
に送出される。また、ＲＯＭ42は、アドレス信号Ａ１０
〜Ａ１４を入力し、データ信号Ｄ１０〜Ｄ１７を出力す
る。データ信号Ｄ１０〜Ｄ１７はマルチプレクサ45〜46
それぞれに送出される。More specifically, the ROM 41 inputs the address signals A00 to A04 and receives the data signals D00 to D04.
07 is output. The data signals D00 to D07 are output as they are as data D008 to D015 and are sent to the 1-bit width multiplexers (C0 to C7) 45 to 46, respectively. Further, the ROM 42 has an address signal A10.
To A14 are input and data signals D10 to D17 are output. The data signals D10 to D17 are multiplexed by the multiplexers 45 to 46.
It is sent to each.
【００３５】マルチプレクサ45〜46は、いずれもアドレ
ス信号Ａ０５とインバータ47によるその反転信号に応じ
てＲＯＭ41，42からの入力データの一方を選択し、それ
ぞれデータＤ０００あるいはＤ１００、Ｄ００１あるい
はＤ１０１、…、Ｄ００７あるいはＤ１０７として出力
する。Each of the multiplexers 45 to 46 selects one of the input data from the ROMs 41 and 42 according to the address signal A05 and its inverted signal from the inverter 47, and the data D000 or D100, D001 or D101, ..., D007, respectively. Alternatively, it is output as D107.
【００３６】ＲＯＭ43は、アドレス信号Ａ２０〜Ａ２４
を入力し、データ信号Ｄ２０〜Ｄ２７を出力する。デー
タ信号Ｄ２０〜Ｄ２７はそのままデータＤ２０８〜Ｄ２
１５として出力されると共に１ビット幅のマルチプレク
サ（Ｃ１０〜Ｃ１７）48〜49のそれぞれに送出される。The ROM 43 has address signals A20 to A24.
To output the data signals D20 to D27. The data signals D20 to D27 are the same as the data D208 to D2.
It is output as 15 and is sent to each of the 1-bit width multiplexers (C10 to C17) 48 to 49.
【００３７】ＲＯＭ44はアドレス信号Ａ３０〜Ａ３４を
入力し、データ信号Ｄ３０〜Ｄ３７を出力する。データ
信号Ｄ３０〜Ｄ３７はマルチプレクサ48〜49のそれぞれ
に送出される。The ROM 44 inputs the address signals A30 to A34 and outputs the data signals D30 to D37. The data signals D30 to D37 are sent to the multiplexers 48 to 49, respectively.
【００３８】マルチプレクサ48〜49は、いずれもアドレ
ス信号Ａ２５とインバータ50によるその反転信号に応じ
てＲＯＭ43，44からの入力データの一方を選択し、それ
ぞれデータＤ２００あるいはＤ３００、Ｄ２０１あるい
はＤ３０１、…、Ｄ２０７あるいはＤ３０７として出力
する。Each of the multiplexers 48 to 49 selects one of the input data from the ROMs 43 and 44 according to the address signal A25 and its inverted signal from the inverter 50, and the data D200 or D300, D201 or D301, ..., D207, respectively. Alternatively, it is output as D307.
【００３９】図１０に破線で示す如くマルチプレクサ45
〜46と同様にアドレス信号Ａ０５とインバータ47による
その反転信号を選択信号としてマルチプレクサ48〜49に
供給してもよい。Multiplexer 45 as indicated by the broken line in FIG.
The address signal A05 and its inverted signal from the inverter 47 may be supplied to the multiplexers 48 to 49 as the selection signals, as in the case of.
【００４０】マルチプレクサ45〜46，48〜49とインバー
タ47，50及びその周囲の配線は図１の入出力制御回路12
を構成する。入出力制御回路12を構成するマルチプレク
サ45〜46，48〜49とインバータ47，50及びその周囲の配
線を変えることにより、ＲＯＭ41〜44のそれぞれで３通
り、計８１通り（＝３4 ）のメモリを構成することがで
きる。例えば、４つのＲＯＭ41〜44のうちの１つを独立
したものとして、残る３つをビット数４×ワード数４８
のメモリとして使用できる。The multiplexers 45 to 46 and 48 to 49, the inverters 47 and 50, and the wiring around them are the input / output control circuit 12 of FIG.
Make up. By changing the input-output control circuit 12 multiplexer 45～46,48～49 and inverters 47 and 50 and wiring around the constituting, triplicate for each ROM41～44, total 81 kinds (= 3 4 ) Memory can be configured. For example, one of the four ROMs 41 to 44 is independent, and the remaining three are the number of bits 4 × the number of words 48.
Can be used as memory.
【００４１】上記実施例のゲートアレイ回路にあって
は、メモリ部11に設けられた複数のメモリの入出力制御
を行なう回路として、トランジスタが極めて密に配列さ
れた配線の自由度の低いゲートアレイマスタ13ではな
く、配線上の自由度の高い入出力制御回路12を用いる。
このため、ＡＳＩＣの設計者が配線を指定することで、
１種類のマスタウエハを用いて種々の構成のメモリを混
載したゲートアレイ回路を実現できる。In the gate array circuit of the above embodiment, as a circuit for controlling the input / output of the plurality of memories provided in the memory section 11, the gate array in which the transistors are extremely densely arranged and the degree of freedom of wiring is low. Instead of the master 13, the input / output control circuit 12 having a high degree of freedom in wiring is used.
Therefore, if the ASIC designer specifies the wiring,
It is possible to realize a gate array circuit in which memories of various configurations are mounted together by using one type of master wafer.
【００４２】なお、上記実施例ではメモリ部11を構成す
る複数のメモリとしてＲＯＭを適用したが、入出力制御
回路12及びゲートアレイマスタ13と同じ半導体プロセス
技術を作成されるのであれば、ＲＡＭであってもよい。
また、マルチプレクサは双方向（メモリ部11からゲート
アレイマスタ13及びゲートアレイマスタ13からメモリ部
11）にデータを転送することが可能なものでもよい。 （第３実施例）Although the ROM is applied as the plurality of memories constituting the memory unit 11 in the above embodiment, if the same semiconductor process technique as that of the input / output control circuit 12 and the gate array master 13 is prepared, the RAM is used. It may be.
In addition, the multiplexer is bidirectional (from the memory unit 11 to the gate array master 13 and from the gate array master 13 to the memory unit
It may be one that can transfer data to 11). (Third embodiment)
【００４３】次に、図１１及び図１２を参照して本願発
明をＦＰＧＡに適用した第３実施例を説明する。図１１
は、この実施例にかかる１チップＦＰＧＡの平面構成を
示す。メモリ部51とコアセルマトリクスから成るゲート
アレイマスタ53がプログラマバブル接続回路52を挟んで
配置されている。また、チップの周辺部には、入出力
（Ｉ／Ｏ）セル54が配置されている。Next, a third embodiment in which the present invention is applied to an FPGA will be described with reference to FIGS. 11 and 12. 11
Shows a plan configuration of a one-chip FPGA according to this embodiment. A gate array master 53 including a memory unit 51 and a core cell matrix is arranged with a programmable bubble connection circuit 52 in between. Input / output (I / O) cells 54 are arranged in the peripheral portion of the chip.
【００４４】メモリ部51とプログラマバブル接続回路52
の回路構成例を図１２を参照して説明する。メモリ部51
にアドレスＡ０〜Ａ３が供給された２つのメモリＭＥ０
とＭＥ１が配置される。また、プログラマバブル接続回
路52には、マルチプレクサＸ０〜Ｘ３53が配置される。Memory unit 51 and programmable bubble connection circuit 52
An example of the circuit configuration will be described with reference to FIG. Memory section 51
Two memories ME0 whose addresses A0 to A3 are supplied to
And ME1 are arranged. Further, multiplexers X0 to X353 are arranged in the programmable bubble connection circuit 52.
【００４５】メモリＭＥ０の出力データｄ０〜ｄ３は、
コアセルマトリクス53に直接供給されると共にマルチプ
レクサＸ０〜Ｘ３の一方の入力端に供給される。メモリ
ＭＥ１の出力データＤ０〜Ｄ３はマルチプレクサＸ０〜
Ｘ３の他方の入力端に供給される。マルチプレクサＸ０
〜Ｘ３の出力端はコアセルマトリクス53に接続される。
コアセルマトリクス53は、メモリＭＥ０の出力データｄ
０〜ｄ３とマルチプレクサＸ０〜Ｘ３の出力データＤ´
０〜Ｄ´３からなる８ビットデータを処理する状態と、
マルチプレクサＸ０〜Ｘ３の出力データＤ´０〜Ｄ´３
の４ビットデータを処理する状態にプログラム可能に相
互接続されている。換言すれば、コアセルマトリクス53
は、外部から供給されるプログラミング信号に応答し
て、メモリＭＥ０の出力データｄ０〜ｄ３とマルチプレ
クサＸ０〜Ｘ３の出力データＤ´０〜Ｄ´３からなる８
ビットデータを処理する状態と、マルチプレクサＸ０〜
Ｘ３の出力データＤ´０〜Ｄ´３の４ビットデータを処
理する状態の一方にセットされるように、通常知られた
手法で構成されている。The output data d0 to d3 of the memory ME0 are
It is directly supplied to the core cell matrix 53 and also supplied to one input end of the multiplexers X0 to X3. Output data D0 to D3 of the memory ME1 are multiplexers X0 to X0.
It is supplied to the other input terminal of X3. Multiplexer X0
Output terminals of ~ X3 are connected to the core cell matrix 53.
The core cell matrix 53 is the output data d of the memory ME0.
0 to d3 and output data D'from multiplexers X0 to X3
A state of processing 8-bit data consisting of 0 to D'3,
Output data D'0 to D'3 of the multiplexers X0 to X3
Are programmablely interconnected to handle 4-bit data. In other words, the core cell matrix 53
Is composed of output data d0 to d3 of the memory ME0 and output data D'0 to D'3 of the multiplexers X0 to X3 in response to a programming signal supplied from the outside.
Status of processing bit data and multiplexers X0 to X0
It is configured by a generally known method so that the output data D'0 to D'3 of X3 is set to one of the states for processing 4-bit data.
【００４６】マルチプレクサ53はアドレスＡ４とそのイ
ンバータ２７による反転信号に応答して、アドレスＡ４
がハイレベルの時、メモリＭＥ０の出力データを選択し
て出力し、アドレスＡ４がローレベルの時、メモリＭＥ
１の出力データを選択して出力する。The multiplexer 53 responds to the address A4 and its inverted signal from the inverter 27, in response to the address A4.
Is high level, the output data of the memory ME0 is selected and output, and when the address A4 is low level, the memory ME0 is selected.
The output data of 1 is selected and output.
【００４７】この構成において、アドレスＡ０を、例え
ば、ローレベルに固定してマルチプレクサにメモリＭ１
の出力データを常時選択させ、さらに、コアセスマトリ
クス53をメモリＭＥ０から直接供給されるの出力データ
ｄ０〜ｄ３とマルチプレクサＸ０〜Ｘ３から供給される
出力データＤ´０〜Ｄ´３からなる８ビットデータを処
理する状態にプログラムすれば、２つのメモリＭ０，Ｍ
１は８ビット×１６ワードの１つのメモリとして働き、
コアセルマトリクス53はこの８ビットのデータを処理す
る。In this structure, the address A0 is fixed at, for example, a low level and the multiplexer stores the memory M1.
8 bits consisting of output data d0 to d3 directly supplied from the memory ME0 and output data D'0 to D'3 supplied from the multiplexers X0 to X3. If programmed to process data, two memories M0, M
1 works as one memory of 8 bits x 16 words,
The core cell matrix 53 processes this 8-bit data.
【００４８】一方、アドレスＡ０をローレベルとハイレ
ベルで切り替えて、マルチプレクサにメモリＭＥ０とＭ
Ｅ１の出力データを切り替えて選択させ、さらに、マル
チプレクサＸ０〜Ｘ３から供給される出力データＤ´０
〜Ｄ´３からなる４ビットデータを処理する状態にプロ
グラムすれば、２つのメモリＭ０，Ｍ１は４ビット×３
２ワードの１つのメモリとして働き、コアセルマトリク
ス53はこの４ビットのデータを処理する。On the other hand, the address A0 is switched between a low level and a high level, and the multiplexers ME0 and ME0.
The output data of E1 is switched and selected, and further, the output data D'0 supplied from the multiplexers X0 to X3.
If the two memories M0 and M1 are programmed to process 4-bit data consisting of D'3 to D'3, then the two memories M0 and M1 have 4 bits × 3
Acting as one memory of 2 words, the core cell matrix 53 processes this 4-bit data.
【００４９】従って、メーカーは８ビット×１６ワード
のメモリを備えたＦＰＧＡと４ビット×３２ワードのメ
モリを備えたＦＰＧＡを別個に用意する必要はなく、Ｆ
ＰＧＡの種類を抑えることができる。Therefore, the manufacturer does not need to separately prepare an FPGA having a memory of 8 bits × 16 words and an FPGA having a memory of 4 bits × 32 words.
The type of PGA can be suppressed.
【００５０】図１３に、図１２に示される構成を、８ビ
ット×１６のワードのメモリを２つ使用した場合に拡張
した例を示す。このような構成によれば、ユーザー自身
が２つのメモリを、１６ビット×１６ワードのメモリ、
或いは、８ビット×３２ワードのメモリとして、切り替
えて使用できる。FIG. 13 shows an example in which the configuration shown in FIG. 12 is expanded when two memories of 8 bits × 16 words are used. According to such a configuration, the user himself has two memories, a memory of 16 bits × 16 words,
Alternatively, it can be switched and used as a memory of 8 bits × 32 words.
【００５１】また、例えば、図１４に示されるように、
メモリ部51に構成する個々のメモリのビット数を比較的
小さくし、複数のメモリの出力をアドレス信号を制御し
てマルチプレクサで切り替えるようにしてもよい。この
ようにすれば、メーカー側はメモリの総容量（ビット数
×ワード数）の異なるチップを用意しておき、ユーザー
は要求仕様に応じた記憶容量を有するチップを選択し、
自己の必要に応じてアドレスを切り替えて、メモリ部53
の入出力ビット数及びワード数を切り替えてチップを使
用することができる。従って、メーカーはＦＰＧＡを多
種類用意する必要はなく、負担が軽減する。また、ユー
ザーとしてもプログラムの自由度が向上する。Further, for example, as shown in FIG.
The number of bits of each memory included in the memory unit 51 may be relatively small, and outputs of the plurality of memories may be switched by a multiplexer by controlling an address signal. In this way, the manufacturer prepares chips with different total memory capacities (bit number x word number), and the user selects the chip with the storage capacity according to the required specifications,
The memory section 53 switches the address according to the user's needs.
The chip can be used by switching the number of input / output bits and the number of words. Therefore, the manufacturer does not need to prepare a large number of FPGAs, which reduces the burden. Also, as a user, the degree of freedom of the program is improved.
【００５２】[0052]
【発明の効果】以上詳記した如く本発明では、複数の小
規模なメモリと、これらメモリのビット数とワード数を
可変入出力制御する入出力制御回路と、ゲートアレイマ
スタとを平面状に混載して１チップ化した。メモリと入
出力制御回路とゲートアレイ間の接続をＡＳＩＣの設計
者により設計して配線することにより、メモリを所望す
る構成に組み変えることが可能となり、設計変更が容易
となり、開発に要する期間、費用を大幅に減少できる。
また、入出力制御回路を外部から供給するアドレスで制
御するようにすれば、ユーザーが必要に応じてメモリの
入出力ビット数を変更できる。As described in detail above, according to the present invention, a plurality of small-scale memories, an input / output control circuit for variably controlling the number of bits and the number of words of these memories, and a gate array master are arranged in a plane. Mixed and integrated into one chip. By designing and wiring the connection between the memory, the input / output control circuit, and the gate array by the designer of the ASIC, the memory can be reconfigured into a desired configuration, the design can be easily changed, and the period required for development can be improved. The cost can be greatly reduced.
If the input / output control circuit is controlled by an address supplied from the outside, the user can change the number of input / output bits of the memory as needed.
【図１】本発明の第１実施例に係るゲートアレイ回路の
平面配置を示す図。FIG. 1 is a diagram showing a planar arrangement of a gate array circuit according to a first embodiment of the present invention.
【図２】図１のメモリ部、入出力制御回路、ゲートアレ
イマスタの具体例を示すブロック図。FIG. 2 is a block diagram showing a specific example of a memory section, an input / output control circuit, and a gate array master shown in FIG.
【図３】図２の構成に配線を施した後の構成の例を示す
ブロック図。FIG. 3 is a block diagram showing an example of a configuration after wiring is provided in the configuration of FIG.
【図４】図２の構成に配線を施した後の構成の他の例を
示すブロック図。FIG. 4 is a block diagram showing another example of the configuration after wiring is provided to the configuration of FIG.
【図５】図２の構成に配線を施した後の構成の他の例を
示すブロック図。5 is a block diagram showing another example of the configuration after wiring is provided to the configuration of FIG.
【図６】図１のメモリ部及び入出力制御回路の他の具体
例を示すブロック図。6 is a block diagram showing another specific example of the memory unit and the input / output control circuit of FIG.
【図７】図６のマルチプレクサの内部構成の例を示すブ
ロック図。7 is a block diagram showing an example of an internal configuration of the multiplexer shown in FIG.
【図８】図６と図７の構成を用いたマスタウエハの構成
の例を示すブロック図。FIG. 8 is a block diagram showing an example of the configuration of a master wafer using the configurations of FIGS. 6 and 7.
【図９】図６と図７の構成を用いたマスタウエハの構成
の他の例を示すブロック図。FIG. 9 is a block diagram showing another example of the configuration of a master wafer using the configurations of FIGS. 6 and 7.
【図１０】図６の構成の変形例。10 is a modification of the configuration of FIG.
【図１１】本発明の実施例に係るフィールドプログラマ
ブルゲートアレイ回路の平面的な配置を示す図。FIG. 11 is a diagram showing a planar arrangement of a field programmable gate array circuit according to an embodiment of the present invention.
【図１２】図１１のメモリ部、入出力制御回路、コアセ
ルマトリクスの具体例を示すブロック図。12 is a block diagram showing a specific example of the memory section, the input / output control circuit, and the core cell matrix of FIG.
【図１３】図１２の構成の変形例を示すブロック図。FIG. 13 is a block diagram showing a modification of the configuration of FIG.
【図１４】図１２の構成の他の変形例を示すブロック
図。FIG. 14 is a block diagram showing another modification of the configuration of FIG.
【符号の説明】 10…回路チップ、11，51…メモリ部、12，52…入出力制
御回路、13，53…ゲートアレイマスタ、21，22，41〜44
…ＲＯＭ、23〜26，45，46，48，49…マルチプレクサ、
27，33，47，50…インバータ、31，32…ゲート回路。[Explanation of symbols] 10 ... Circuit chip, 11, 51 ... Memory part, 12, 52 ... Input / output control circuit, 13, 53 ... Gate array master, 21, 22, 41 to 44
... ROM, 23-26,45,46,48,49 ... Multiplexer,
27, 33, 47, 50 ... Inverter, 31, 32 ... Gate circuit.
Claims (6)
ト数とワード数を可変入出力制御する入出力制御回路
と、 前記入出力制御回路を介して前記複数のメモリに接続さ
れ、規則的に配置された複数のゲートが相互接続されて
構成され、前記メモリから供給されたデータを処理する
ゲートアレイ、 を１つの集積回路の異なる平面領域上に配置したことを
特徴とするゲートアレイ回路。1. A plurality of memories, an input / output control circuit which is connected to the plurality of memories, and which controls input / output of the number of bits and the number of words of the plurality of memories in a variable manner, and the plurality of memories via the input / output control circuit. A gate array for processing data supplied from the memory, the gate array being connected to a memory and interconnecting a plurality of regularly arranged gates, the gate array being arranged on different plane areas of one integrated circuit. Gate array circuit characterized by.
配置されて構成されるゲートアレイと、前記複数のメモ
リのビット数とワード数を可変入出力制御する入出力制
御回路、を備えるマスタウエハを形成する半導体製造工
程と、 要求仕様に応じて、前記ゲートを相互接続し、さらに、
前記複数のメモリのビット数とワード数が要求仕様に合
致するように、前記入出力制御回路を介して前記複数の
メモリと前記ゲートアレイ間の接続を完成させる配線を
施す配線工程、を備えることを特徴とするゲートアレイ
回路の製造方法。2. A plurality of memories, a gate array formed by regularly arranging a plurality of gates, and an input / output control circuit for performing variable input / output control of the number of bits and the number of words of the plurality of memories. The semiconductor manufacturing process for forming the master wafer and the gates are interconnected according to the required specifications.
A wiring step of providing wiring for completing the connection between the plurality of memories and the gate array via the input / output control circuit so that the number of bits and the number of words of the plurality of memories match the required specifications. And a method for manufacturing a gate array circuit.
複数のメモリの出力を選択するためのマルチプレクサを
半導体基体の異なる平面領域に形成する工程と、 要求仕様に応じて、前記ゲートアレイを構成するゲート
を相互接続する配線と前記複数のメモリと前記マルチプ
レクサと前記ゲートアレイの接続を完成する配線を形成
する配線工程、を備えることを特徴とするゲートアレイ
回路の製造方法。3. A plurality of memories, a gate array, a step of forming multiplexers for selecting outputs of the plurality of memories in different plane regions of a semiconductor substrate, and the gate array according to required specifications. And a wiring step of forming a wiring for interconnecting the gates, a wiring for completing the connection between the plurality of memories, the multiplexer and the gate array, and a method for manufacturing a gate array circuit.
記複数のメモリのビット数とワード数を可変入出力制御
する入出力制御回路と、 前記入出力制御回路を介してメモリに接続され、前記複
数のメモリの出力データを処理するゲートアレイ、 を１つの集積回路上に混載したことを特徴とするゲート
アレイ回路。4. A plurality of memories, and an input / output control circuit that variably controls the number of bits and the number of words of the plurality of memories in response to an address signal supplied through an external terminal. A gate array circuit, wherein a gate array connected to a memory via a circuit and processing output data of the plurality of memories is mixedly mounted on one integrated circuit.
れるアドレス信号に応答して前記メモリのビット数とワ
ード数を可変入出力制御する入出力制御回路と、前記入
出力制御回路を介して前記複数のメモリに接続され、前
記複数のメモリの出力データを処理するゲートアレイ、
を備える半導体装置を製造する工程と、 要求仕様に応じて、前記アドレス信号を設定し、前記メ
モリのビット数とワード数を設定する工程を備えること
を特徴とする方法。5. A plurality of memories, an input / output control circuit for variable input / output control of the number of bits and the number of words of the memory in response to an address signal supplied through an external terminal, and the input / output control circuit. A gate array that is connected to the plurality of memories and processes output data of the plurality of memories.
And a step of manufacturing the semiconductor device including the step of setting the address signal and setting the number of bits and the number of words of the memory according to required specifications.
されるアドレス信号に応答して前記複数のメモリの出力
を選択するためのマルチプレクサと、前記マルチプレク
サと前記複数のメモリに接続されたフィールドプログラ
マブルゲートアレイと、を半導体基体の異なる平面領域
に形成する工程と、 要求仕様に応じてフィールドプログラマブルゲートアレ
イをプログラムすると共に前記アドレス信号を設定して
前記メモリのビット数とワード数を設定することを特徴
とする方法。6. A plurality of memories, a multiplexer for selecting outputs of the plurality of memories in response to an address signal supplied via an external terminal, and a field connected to the multiplexer and the plurality of memories. Forming a programmable gate array in different planar regions of a semiconductor substrate; programming the field programmable gate array according to required specifications and setting the address signal to set the number of bits and the number of words of the memory. A method characterized by.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063592 | 1992-01-24 | ||
| JP4-10635 | 1992-01-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267626A true JPH05267626A (en) | 1993-10-15 |
Family
ID=11755672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4204999A Pending JPH05267626A (en) | 1992-01-24 | 1992-07-31 | Gate array circuit |
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| Country | Link |
|---|---|
| JP (1) | JPH05267626A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020071725A (en) * | 2001-03-06 | 2002-09-13 | 산요 덴키 가부시키가이샤 | Semiconductor device and pattern lay-out method thereof |
| JP2007057356A (en) * | 2005-08-24 | 2007-03-08 | Toshiba Corp | Radiation measuring device |
| WO2019049498A1 (en) * | 2017-09-11 | 2019-03-14 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor integrated circuit |
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-
1992
- 1992-07-31 JP JP4204999A patent/JPH05267626A/en active Pending
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