JPH05267257A - スクライブラインを有する半導体装置 - Google Patents
スクライブラインを有する半導体装置Info
- Publication number
- JPH05267257A JPH05267257A JP4012692A JP4012692A JPH05267257A JP H05267257 A JPH05267257 A JP H05267257A JP 4012692 A JP4012692 A JP 4012692A JP 4012692 A JP4012692 A JP 4012692A JP H05267257 A JPH05267257 A JP H05267257A
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- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- scribe line
- film
- chipping
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Abstract
(57)【要約】
【目的】 スクライブライン上に絶縁膜等を残す構造に
あっても、ダイシングに伴うチッピングの問題を生じさ
せない半導体装置を提供しようとするものである。 【構成】 半導体ウェハを各チップに分割する部分であ
るスクライブライン1を有する半導体装置であって、ス
クライブライン1上に絶縁膜31〜33及び導電膜5
1,52を有するとともに、スクライブライン上の少な
くとも絶縁膜31〜33(及び必要により導電膜51,
52)は、チップ構成部分の絶縁膜31〜33(及び導
電膜51,52)と分離する構成とした半導体装置。
あっても、ダイシングに伴うチッピングの問題を生じさ
せない半導体装置を提供しようとするものである。 【構成】 半導体ウェハを各チップに分割する部分であ
るスクライブライン1を有する半導体装置であって、ス
クライブライン1上に絶縁膜31〜33及び導電膜5
1,52を有するとともに、スクライブライン上の少な
くとも絶縁膜31〜33(及び必要により導電膜51,
52)は、チップ構成部分の絶縁膜31〜33(及び導
電膜51,52)と分離する構成とした半導体装置。
Description
【0001】
【産業上の利用分野】本発明は、スクライブラインを有
する半導体装置に関する。
する半導体装置に関する。
【0002】
【従来の技術】半導体装置は、或る程度の大きさをもっ
たウェハ(一般的には規格により定まっており、例えば
5インチウェハなどがある)上に各種素子が形成されて
た構造、例えば多数のICが形成されて成る構造をとっ
ている。製品として出荷するためには、ウェハ上の各I
Cを分割し、いわゆるチップとして、パッケージ等に組
み込んで製品とする。このために各ICごとのチップに
分割するためのカット部分となるのが、各チップを構成
する部分間に形成されたスクライブライン2である。
たウェハ(一般的には規格により定まっており、例えば
5インチウェハなどがある)上に各種素子が形成されて
た構造、例えば多数のICが形成されて成る構造をとっ
ている。製品として出荷するためには、ウェハ上の各I
Cを分割し、いわゆるチップとして、パッケージ等に組
み込んで製品とする。このために各ICごとのチップに
分割するためのカット部分となるのが、各チップを構成
する部分間に形成されたスクライブライン2である。
【0003】スクライブラインは、この部分でウェハを
カットしてチップとしてダイシング(ペレット化)する
ものであるから、ここには特に配線構造は不要であり、
導電膜も絶縁膜も、原則的には必要ない。
カットしてチップとしてダイシング(ペレット化)する
ものであるから、ここには特に配線構造は不要であり、
導電膜も絶縁膜も、原則的には必要ない。
【0004】しかし、このスクライブライン上にも、絶
縁膜及び導電膜を残しておきたい場合がある。代表的に
は、測定用パターンとして、スクライブライン上に導電
膜及び絶縁膜から成る配線構造を残しておく場合であ
る。
縁膜及び導電膜を残しておきたい場合がある。代表的に
は、測定用パターンとして、スクライブライン上に導電
膜及び絶縁膜から成る配線構造を残しておく場合であ
る。
【0005】このような場合の従来構造を図6に示す。
ウェハは、スクライブライン1上において、層間膜3′
やオーバーコート膜3である絶縁膜を有している。この
構造ではウェハのダイシングの際、絶縁膜にチッピング
が生じる。チッピングとは、ダイシングのダメージによ
り、チップ上の絶縁膜に割れ、欠け、クラック等が入る
ことをいう。このダイシングブレードの目詰まりによる
チッピングの発生によりICの品質に影響をきたす。
ウェハは、スクライブライン1上において、層間膜3′
やオーバーコート膜3である絶縁膜を有している。この
構造ではウェハのダイシングの際、絶縁膜にチッピング
が生じる。チッピングとは、ダイシングのダメージによ
り、チップ上の絶縁膜に割れ、欠け、クラック等が入る
ことをいう。このダイシングブレードの目詰まりによる
チッピングの発生によりICの品質に影響をきたす。
【0006】スクライブライン内に基板となるSi以外
を残さなければ、チッピングの発生は防止できる。しか
しプロセス上のチェックパターンは必須であり、かつこ
れらのパターンをIC内に取り込むとICチップの面積
増となり、また、コストアップにもつながるため、スク
ライブライン上に絶縁膜や、導電膜を残しておきたいと
いう要請は強い。
を残さなければ、チッピングの発生は防止できる。しか
しプロセス上のチェックパターンは必須であり、かつこ
れらのパターンをIC内に取り込むとICチップの面積
増となり、また、コストアップにもつながるため、スク
ライブライン上に絶縁膜や、導電膜を残しておきたいと
いう要請は強い。
【0007】一方、スクライブラインの幅を広くするこ
とによっても、チッピングがIC内部に到達するのを防
ぐことができる。しかしこれも、ICチップの面積増に
つながり、やはりコストアップとなるなど好ましくな
い。
とによっても、チッピングがIC内部に到達するのを防
ぐことができる。しかしこれも、ICチップの面積増に
つながり、やはりコストアップとなるなど好ましくな
い。
【0008】
【発明の目的】本発明は上記問題点を解決して、スクラ
イブライン上に絶縁膜等を残す構造にあっても、上記チ
ッピングの問題を生じさせない半導体装置を提供しよう
とするものである。
イブライン上に絶縁膜等を残す構造にあっても、上記チ
ッピングの問題を生じさせない半導体装置を提供しよう
とするものである。
【0009】
【問題点を解決するための手段及び作用】本出願の請求
項1の発明は、半導体ウェハを各チップに分割する部分
であるスクライブラインを有する半導体装置であって、
スクライブライン上に絶縁膜及び導電膜を有するととも
に、スクライブライン上の少なくとも絶縁膜は、チップ
構成部分の絶縁膜と分離する構成とした半導体装置であ
り、これにより上記問題点を解決するものである。
項1の発明は、半導体ウェハを各チップに分割する部分
であるスクライブラインを有する半導体装置であって、
スクライブライン上に絶縁膜及び導電膜を有するととも
に、スクライブライン上の少なくとも絶縁膜は、チップ
構成部分の絶縁膜と分離する構成とした半導体装置であ
り、これにより上記問題点を解決するものである。
【0010】本出願の請求項2の発明は、スクライブラ
イン上の絶縁膜及び導電膜を、チップ構成部分の絶縁膜
及び導電膜とそれぞれ分離する構成とした請求項1に記
載の半導体装置であり、これにより上記問題点を解決す
るものである。
イン上の絶縁膜及び導電膜を、チップ構成部分の絶縁膜
及び導電膜とそれぞれ分離する構成とした請求項1に記
載の半導体装置であり、これにより上記問題点を解決す
るものである。
【0011】本発明によれば、スクライブライン上の絶
縁膜(あるいは更に導電膜)は、チップ構成部分の膜と
分離したので、ダイシングの際のチッピングがIC等の
内部に及ぶことが防がれ、このチッピングに伴う問題は
解決される。
縁膜(あるいは更に導電膜)は、チップ構成部分の膜と
分離したので、ダイシングの際のチッピングがIC等の
内部に及ぶことが防がれ、このチッピングに伴う問題は
解決される。
【0012】即ち本発明によれば、図1(a)に示す比
較の場合である、スクライブライン1上の絶縁膜3であ
るオーバーコート膜と、IC(ペレット)上のオーバー
コート膜を分離せず、Alパッド部のみ開口している技
術であると、例えばオーバーコート膜にP−SiNを使
用すると、チッピングがIC内へ到達してしまう。
較の場合である、スクライブライン1上の絶縁膜3であ
るオーバーコート膜と、IC(ペレット)上のオーバー
コート膜を分離せず、Alパッド部のみ開口している技
術であると、例えばオーバーコート膜にP−SiNを使
用すると、チッピングがIC内へ到達してしまう。
【0013】これに対し、本発明では、図1(b)に示
すように、絶縁膜3であるオーバーコート膜をペレット
周辺部で分離した(分離部を4で示す)。これにより、
ダイシング時のダメージによるペレット内のオーバーコ
ートの欠け(チッピング)を防止することができた。
すように、絶縁膜3であるオーバーコート膜をペレット
周辺部で分離した(分離部を4で示す)。これにより、
ダイシング時のダメージによるペレット内のオーバーコ
ートの欠け(チッピング)を防止することができた。
【0014】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことながら、本発明は以下の実
施例に限定されるものではない。
て説明する。但し当然のことながら、本発明は以下の実
施例に限定されるものではない。
【0015】実施例1 本例構造を図2,3に示す。また、平面図を図4に示
す。図3はIC周辺の構造で、図2はIC−IC間に測
定用パターンを配した場合の構造である。
す。図3はIC周辺の構造で、図2はIC−IC間に測
定用パターンを配した場合の構造である。
【0016】測定パターンの入らない部分は、図3に示
すように絶縁膜31〜33及び導電膜51,52を残し
た構造でこの部分でのチッピングの発生は特に問題な
い。
すように絶縁膜31〜33及び導電膜51,52を残し
た構造でこの部分でのチッピングの発生は特に問題な
い。
【0017】図2に示した構造では、測定パターンのも
つ絶縁膜31〜33と、ICの絶縁膜31〜33を分離
(切り離す)することによって、絶縁膜のチッピングが
IC内部へ到達しなくなる。
つ絶縁膜31〜33と、ICの絶縁膜31〜33を分離
(切り離す)することによって、絶縁膜のチッピングが
IC内部へ到達しなくなる。
【0018】本例で分離した部分に導電膜51,52を
残すのは、ダイシングされる部分とICの端面との段差
が大きい程、ダイシングのダメージによるチッピングの
広がりに対して抑止効果があること、また、上層の膜の
加工の際、下層の膜をエッチングしないためである。
残すのは、ダイシングされる部分とICの端面との段差
が大きい程、ダイシングのダメージによるチッピングの
広がりに対して抑止効果があること、また、上層の膜の
加工の際、下層の膜をエッチングしないためである。
【0019】なおスクライブライン内に配置されるチェ
ックパターンとしては、マスクアライナー(ステッパ
ー)のアライメントマーク、線幅測定(パターン、重ね
合わせ検査パターン、膜厚チェックパターン、デバイス
のTEGがあるが、いずれに対しても同様な対策を施す
ことができる。またこれらの分離寸法を同一にすること
もできる。
ックパターンとしては、マスクアライナー(ステッパ
ー)のアライメントマーク、線幅測定(パターン、重ね
合わせ検査パターン、膜厚チェックパターン、デバイス
のTEGがあるが、いずれに対しても同様な対策を施す
ことができる。またこれらの分離寸法を同一にすること
もできる。
【0020】実施例2 本実施例では、導電膜も分離させた。即ち、図2の、導
電膜51,52も、スクライブライン1上とチップ構成
部分では分離するものである。
電膜51,52も、スクライブライン1上とチップ構成
部分では分離するものである。
【0021】実施例3 本例は図5(a)に示す枠データ構造と、図5(b)に
示すスクライブダミー周辺構造とを重ね合わせて、図5
(c)の構造とした例である。
示すスクライブダミー周辺構造とを重ね合わせて、図5
(c)の構造とした例である。
【0022】
【発明の効果】上述の如く本発明の半導体装置は、スク
ライブライン上に絶縁膜等を残す構造にあっても、上記
チッピングの問題を生じさせないという効果を有する。
ライブライン上に絶縁膜等を残す構造にあっても、上記
チッピングの問題を生じさせないという効果を有する。
【図1】本発明の構成及び作用を、比較例とともに説明
するものである。
するものである。
【図2】実施例1の断面図である。
【図3】実施例1の断面図である。
【図4】実施例1の平面図である。
【図5】実施例2の断面図である。
【図6】従来技術を示す図である。
1 スクライブライン 2 チップ構成部分 31〜33 絶縁膜 51,52 導電膜
Claims (2)
- 【請求項1】半導体ウェハを各チップに分割する部分で
あるスクライブラインを有する半導体装置であって、 スクライブライン上に絶縁膜及び導電膜を有するととも
に、 スクライブライン上の少なくとも絶縁膜は、チップ構成
部分の絶縁膜と分離する構成とした半導体装置。 - 【請求項2】スクライブライン上の絶縁膜及び導電膜
を、チップ構成部分の絶縁膜及び導電膜とそれぞれ分離
する構成とした請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4012692A JPH05267257A (ja) | 1992-01-30 | 1992-01-30 | スクライブラインを有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4012692A JPH05267257A (ja) | 1992-01-30 | 1992-01-30 | スクライブラインを有する半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05267257A true JPH05267257A (ja) | 1993-10-15 |
Family
ID=12572126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4012692A Pending JPH05267257A (ja) | 1992-01-30 | 1992-01-30 | スクライブラインを有する半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05267257A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5559362A (en) * | 1993-10-27 | 1996-09-24 | Nec Corporation | Semiconductor device having double metal connection layers connected to each other and to the substrate in the scribe line area |
US5593925A (en) * | 1993-07-24 | 1997-01-14 | Yamaha Corporation | Semiconductor device capable of preventing humidity invasion |
US5786632A (en) * | 1993-10-14 | 1998-07-28 | Micron Technology, Inc. | Semiconductor package |
US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
-
1992
- 1992-01-30 JP JP4012692A patent/JPH05267257A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5593925A (en) * | 1993-07-24 | 1997-01-14 | Yamaha Corporation | Semiconductor device capable of preventing humidity invasion |
US5786632A (en) * | 1993-10-14 | 1998-07-28 | Micron Technology, Inc. | Semiconductor package |
US5559362A (en) * | 1993-10-27 | 1996-09-24 | Nec Corporation | Semiconductor device having double metal connection layers connected to each other and to the substrate in the scribe line area |
US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
US5883008A (en) * | 1995-08-21 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit die suitable for wafer-level testing and method for forming the same |
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