JPH05267237A - Plasma damage reduction and plasma processor - Google Patents
Plasma damage reduction and plasma processorInfo
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- JPH05267237A JPH05267237A JP4094953A JP9495392A JPH05267237A JP H05267237 A JPH05267237 A JP H05267237A JP 4094953 A JP4094953 A JP 4094953A JP 9495392 A JP9495392 A JP 9495392A JP H05267237 A JPH05267237 A JP H05267237A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、プラズマ中において試
料の置かれた基板電極に高周波電界を印加してエッチン
グを行うプラズマ処理装置のプラズマ・ダメージ低減法
とそのプラズマ処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma damage reducing method for a plasma processing apparatus in which a high frequency electric field is applied to a substrate electrode on which a sample is placed in plasma for etching, and the plasma processing apparatus.
【０００２】[0002]
【従来の技術】ＬＳＩ製造工程に用いられる、基板電極
に高周波電界を印加してプラズマを発生させ基板電極上
に置かれた試料のエッチングを行うプラズマ処理装置に
おいては、基板電極にｒｆバイアスを印加し、エッチン
グの速度と均一性の向上を図ってきた。さらに、磁界を
印加することで試料上のプラズマ密度を高めることによ
りエッチング速度を高め、磁界分布を適正化することで
エッチングの均一化を高めるという、磁界印加型高周波
プラズマ処理装置が開発された。2. Description of the Related Art In a plasma processing apparatus used in an LSI manufacturing process for applying a high frequency electric field to a substrate electrode to generate plasma to etch a sample placed on the substrate electrode, an rf bias is applied to the substrate electrode. However, the etching speed and uniformity have been improved. Furthermore, a magnetic field application type high frequency plasma processing apparatus has been developed, in which an etching rate is increased by increasing a plasma density on a sample by applying a magnetic field, and uniformity of etching is improved by optimizing a magnetic field distribution.
【０００３】[0003]
【発明が解決しようとする課題】しかし、ＬＳＩの高性
能化に伴いＭＯＳ型トランジスタではゲート酸化膜の薄
膜化により、このｒｆバイアスに起因したゲート・リー
クやフラット・バンド電位およびスレッショルド電位の
シフトといったプラズマ・ダメージが問題となってい
る。However, due to the thinning of the gate oxide film in the MOS type transistor along with the high performance of the LSI, the gate leakage due to the rf bias and the shift of the flat band potential and the threshold potential are caused. Plasma damage is a problem.
【０００４】これまで、プラズマ・ダメージの原因は、
ｒｆバイアスによるイオン衝撃と考えられてきた。しか
し、これだけでは説明できない事象が多い。特に、磁界
を印加した場合、直流電位（Ｖdc）は低下するが、ダメ
ージは発生する。このダメージの原因としては、磁界を
印加するために、基板表面上の電子が捕捉され、その結
果、電子によるチャージアップが生じていると考える。
したがって、プラズマ・ダメージの原因を基板上に発生
するＶdcにあるとする従来技術における処理方法や装置
ではプラズマ・ダメージの低減は図れない。So far, the cause of plasma damage is
It has been considered to be ion bombardment due to rf bias. However, there are many events that cannot be explained by this alone. In particular, when a magnetic field is applied, the DC potential (Vdc) decreases, but damage occurs. The cause of this damage is considered to be that electrons are trapped on the surface of the substrate due to the application of the magnetic field, and as a result, charge-up by the electrons occurs.
Therefore, the plasma damage cannot be reduced by the conventional processing method and apparatus in which the cause of the plasma damage is Vdc generated on the substrate.
【０００５】本発明は以上の点に鑑みてなされたもの
で、その目的は、磁界印加型高周波プラズマ処理装置を
用いて、エッチングを行うときのゲート・リーク等のプ
ラズマ・ダメージの発生を低減する処理方法とその装置
を提供することにある。The present invention has been made in view of the above points, and an object thereof is to reduce generation of plasma damage such as gate leak when etching is performed using a magnetic field application type high frequency plasma processing apparatus. It is to provide a processing method and an apparatus thereof.
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成するた
め本発明は、磁界印加型高周波プラズマ処理装置におい
て、印加磁界の強度および磁力線分布を最適に制御する
ことにより、プラズマ・ダメージの発生を抑制すること
を特徴とする処理方法および装置である。具体的には、
基板電極に高周波電界を印加してプラズマを発生させ、
かつこのプラズマに磁界を印加してその基板電極上に置
かれた試料のエッチングを行うプラズマ処理装置におい
て、印加磁界の基板電極上の試料上での強度分布の傾き
を零にすることにより、プラズマ・ダメージの発生を低
減するようにしたものである。In order to achieve the above-mentioned object, the present invention prevents generation of plasma damage in a magnetic field application type high frequency plasma processing apparatus by optimally controlling the strength of an applied magnetic field and the distribution of magnetic force lines. A processing method and apparatus characterized by suppressing. In particular,
A high frequency electric field is applied to the substrate electrode to generate plasma,
Moreover, in a plasma processing apparatus that applies a magnetic field to this plasma to etch a sample placed on the substrate electrode, by making the gradient of the intensity distribution of the applied magnetic field on the sample on the substrate electrode zero, the plasma・ It is designed to reduce the occurrence of damage.
【０００７】[0007]
【作用】したがって本発明においては、基板電極上の試
料上での印加磁界の傾きを零つ磁界分布を均一にするこ
とにより、電子によるチャージアップを防止できる。そ
のため、エッチングを行うときのプラズマ・ダメージ
を、エッチング速度とその均一性を保ちながら低減する
ことが可能になる。Therefore, in the present invention, charge-up due to electrons can be prevented by making the gradient of the applied magnetic field on the substrate electrode on the sample zero and making the magnetic field distribution uniform. Therefore, it becomes possible to reduce the plasma damage at the time of etching while maintaining the etching rate and its uniformity.
【０００８】[0008]
実施例１ 本発明の実施例を、ＬＳＩの配線形成工程において、低
抵抗で高接続歩留なヴィアホール接続を実現するために
配線用金属堆積時に前処理として用いられている、Ａｒ
ガスによるｒｆスパッタ・エッチングに適用した場合に
ついて述べる。図１に、本実施例において用いた磁界印
加型高周波プラズマ処理装置の概略を示す。本装置は平
行平板タイプの磁界印加型高周波プラズマ処理装置であ
り、試料ウエハ１８が載る基板電極１１がカソードであ
り、それに対向する位置にある電極つまり対向電極１２
がアノードである。Example 1 An example of the present invention, which is used as a pretreatment at the time of depositing a metal for wiring in order to realize a via hole connection with a low resistance and a high connection yield in an LSI wiring formation process,
The case of application to gas rf sputter etching will be described. FIG. 1 shows an outline of the magnetic field application type high frequency plasma processing apparatus used in this example. This apparatus is a parallel plate type magnetic field application type high frequency plasma processing apparatus, in which a substrate electrode 11 on which a sample wafer 18 is mounted is a cathode, and an electrode at a position facing the cathode, that is, a counter electrode 12
Is the anode.
【０００９】この装置ではアノード電極１２の裏面側に
設置された電磁石ユニット１３により磁界が印加され
る。この電磁石ユニット１３は同心状に２個の電磁石コ
イル１４，１５を配し、軟鉄製の鉄心１９が各コイル１
４，１５の内外に取り付けられたもので、外側及び内側
の両コイル１４，１５に流す電流（ＩoutおよびＩin ）
の向きや大きさを変えることによって印加磁界の強度や
磁力線の分布を変化させることができる。In this apparatus, a magnetic field is applied by the electromagnet unit 13 installed on the back surface side of the anode electrode 12. This electromagnet unit 13 has two electromagnet coils 14 and 15 arranged concentrically, and an iron core 19 made of soft iron is provided in each coil 1.
Currents (I out and I in ) that are attached to the inside and outside of the coils 4 and 15 and that flow through the outer and inner coils 14 and 15, respectively.
The intensity of the applied magnetic field and the distribution of the lines of magnetic force can be changed by changing the direction and size of the magnetic field.
【００１０】また、この装置の基板電極１１の試料搭載
面には石英製のウエハホルダ１６が取り付けられてい
て、そのホルダ１６上に試料ウエハ１８が載る。さら
に、基板電極１１付近には石英製のリング１７が取り付
けられている。また、電磁石コイル１４，１５の中心と
基板電極１１の中心およびウエハ１８の中心は同軸上に
あるように構成されている。なお、図中１０は高周波電
源、１０ａはマッチングボックスである。A quartz wafer holder 16 is attached to the sample mounting surface of the substrate electrode 11 of this apparatus, and a sample wafer 18 is placed on the holder 16. Further, a ring 17 made of quartz is attached near the substrate electrode 11. Further, the centers of the electromagnet coils 14 and 15, the center of the substrate electrode 11 and the center of the wafer 18 are coaxial. In the figure, 10 is a high frequency power source and 10a is a matching box.
【００１１】実験としては、ＭＯＳダイオードのゲート
・リーク歩留の磁界印加条件依存性を調べることよって
プラズマ・ダメージを評価した。この実験に用いた試料
はゲート酸化膜２４の膜厚が９ｎｍであるＭＯＳダイオ
ード素子が形成されている６インチＳｉウエハ２１で、
その素子の断面構造を図２に示す。但し、同図中２２は
ゲート領域、２３はアンテナ領域、２４はゲート酸化
膜、２５は絶縁膜、２６はポリシリコン電極、２７は絶
縁膜、２８はアルミ電極を示している。As an experiment, plasma damage was evaluated by examining the dependence of the gate leakage yield of the MOS diode on the magnetic field application conditions. The sample used in this experiment is a 6-inch Si wafer 21 on which a MOS diode element having a gate oxide film 24 with a thickness of 9 nm is formed.
The cross-sectional structure of the device is shown in FIG. In the figure, 22 is a gate region, 23 is an antenna region, 24 is a gate oxide film, 25 is an insulating film, 26 is a polysilicon electrode, 27 is an insulating film, and 28 is an aluminum electrode.
【００１２】[0012]
【表１】 [Table 1]
【００１３】表１に実験に用いた条件Ｉ〜VIの印加磁界
を実現するための電流条件（Ｉout：Ｉin）と各磁界を
印加した時の高周波電力（以下ｒｆパワー）３００Ｗ，
圧力０．１３Ｐａとした場合の熱酸化シリコン膜に対す
るエッチング速度とこのエッチング速度のウエハ面内で
の均一性を示す。Table 1 shows the current conditions (I out : I in ) for realizing the applied magnetic fields of the conditions I to VI used in the experiment and the high frequency power (rf power) 300 W when each magnetic field is applied,
An etching rate for a thermally-oxidized silicon film and a uniformity of this etching rate within a wafer surface are shown when the pressure is 0.13 Pa.
【００１４】また、図３に条件Ｉ〜III の磁界を印加し
た時の基板電極１１上のウエハ１８上での磁界分布を示
し、図４に同IV〜VIの場合を同様に示す。図３及び図４
において、横軸は試料ウエハ１８中心から半径方向への
距離を示し、縦軸は試料ウエハ１８面に平行で半径方向
の磁界成分Ｂｒと試料ウエハ１８面に垂直な磁界成分Ｂ
ｚを示している。ここで、Ｂｚは試料ウエハ１８表面に
入射する向きを正とし、Ｂｒはウエハ中心から外周向き
を正としている。Further, FIG. 3 shows the magnetic field distribution on the wafer 18 on the substrate electrode 11 when the magnetic fields of the conditions I to III are applied, and FIG. 4 also shows the cases of IV to VI. 3 and 4
, The horizontal axis represents the distance from the center of the sample wafer 18 in the radial direction, and the vertical axis represents the magnetic field component Br in the radial direction parallel to the surface of the sample wafer 18 and the magnetic field component B perpendicular to the surface of the sample wafer 18.
z is shown. Here, Bz has a positive direction of incidence on the surface of the sample wafer 18, and Br has a positive direction from the center of the wafer to the outer periphery.
【００１５】実験１：必要なエッチング量の確認 ヴィアホール・チェーン接続の接続歩留とヴィア１個当
たりの抵抗値のエッチング量依存性を図５に示す。ここ
で、ヴィホール・チェーンは、口径が０．８μｍ□で深
さが０．７μｍのヴィアホールを２５９，５６０段接続
したものである。この図５から接続歩留１００％を得る
にはエッチング量としては１０ｎｍ程度以上が必要であ
ることがわかる。さらに、ヴィア抵抗が安定的に０．５
Ωを下回るには１５ｎｍ以上のエッチングが必要なこと
がわかる。そこで、ゲート・リーク不良に対する保障エ
ッチング量としてはマージンをみて２０ｎｍとする。Experiment 1: Confirmation of required etching amount FIG. 5 shows the connection yield of via-hole chain connection and the etching amount dependency of the resistance value per via. Here, the via hole chain is formed by connecting 259,560 stages of via holes having a diameter of 0.8 μm □ and a depth of 0.7 μm. It can be seen from FIG. 5 that an etching amount of about 10 nm or more is required to obtain a connection yield of 100%. Furthermore, the via resistance is stable at 0.5.
It can be seen that etching of 15 nm or more is necessary to reduce the resistance to less than Ω. Therefore, the guaranteed etching amount for the gate leak defect is set to 20 nm with a margin taken into consideration.
【００１６】実験２：磁界印加時のゲート・リーク 図３に示した条件Ｉの磁界を印加したときのＭＯＳダイ
オードの歩留のアンテナ比［＝アンテナ領域２３の面積
／ゲート領域２２の面積］依存性を図６に示す。ここ
で、ｒｆパワーは３００Ｗ，圧力は０．１３Ｐａであ
り、エッチング量は２０ｎｍである。歩留はアンテナ比
の増加に伴って減少していることがわかる。特に、アン
テナ比が１０3以上で急激に減少している。Experiment 2: Gate Leakage When Applying Magnetic Field Dependence of antenna ratio [= area of antenna region 23 / area of gate region 22] on yield of MOS diode when applying magnetic field of condition I shown in FIG. The sex is shown in FIG. Here, the rf power is 300 W, the pressure is 0.13 Pa, and the etching amount is 20 nm. It can be seen that the yield decreases as the antenna ratio increases. In particular, the antenna ratio sharply decreases at 10 3 or more.
【００１７】さらに、条件Ｉの磁界を印加した場合の、
アンテナ比が１０3 ［アンテナ領域２３の面積：３３０
／ゲート領域２２の面積：１０（μｍ□）］のＭＯＳダ
イオードにおけるゲート・リーク歩留のｒｆパワー３０
０Ｗ時のエッチング量依存性を図７に示す。この図７か
ら、ゲート・リーク歩留はエッチング量の増加に伴って
減少することがわかる。以上の結果より、磁界の印加し
た場合にはチャージ・アップに起因したダメージが発生
していることがわかる。Further, when a magnetic field of condition I is applied,
The antenna ratio is 10 3 [area of the antenna region 23: 330
/ Area of gate region 22: 10 (μm □)] gate leak yield rf power 30 in MOS diode
FIG. 7 shows the etching amount dependency at 0 W. From this FIG. 7, it can be seen that the gate leak yield decreases as the etching amount increases. From the above results, it can be seen that damage due to charge-up occurs when a magnetic field is applied.
【００１８】実験３：印加磁界の分布とゲート・リーク 前述の実験２の結果から、印加磁界によるダメージを低
減するためには、ウエハ上にチャージアップが生じない
ような磁界強度および磁力線分布をもつ磁界を印加する
必要があることがわかった。そこで、条件Ｉと強度がほ
ぼ等しく分布が反転している条件IIおよび、条件Ｉと分
布傾向が同じで磁界強度を１／４程度とした条件III の
磁界を印加した場合のｒｆパワー３００Ｗ，圧力０．１
３Ｐａ，エッチング量２０ｎｍでのゲート・リーク歩留
を図８に示す。Experiment 3: Distribution of Applied Magnetic Field and Gate Leak From the results of Experiment 2 described above, in order to reduce the damage due to the applied magnetic field, a magnetic field strength and a magnetic field line distribution that prevent charge-up on the wafer are provided. It was found that a magnetic field had to be applied. Therefore, rf power of 300 W and pressure when a magnetic field of condition II in which the intensity is almost equal to that of condition I and the distribution is reversed and condition III in which the distribution tendency is the same as that of condition I and the magnetic field intensity is about ¼ 0.1
The gate leak yield at 3 Pa and an etching amount of 20 nm is shown in FIG.
【００１９】また、図８の各磁界条件下でのアンテナ比
１０3 のＭＯＳダイオードのリーク発生チップのウエハ
上での分布を図９に示す。同図から、条件ＩおよびIIの
場合を比較すると（同図(a)，(b)）、印加磁界によるチ
ャージアップに起因した不良（図中×印で表記）はウエ
ハ中央のチップに発生すること、および不良チップの発
生数は印加磁界の分布には依存しないことがわかる。ま
た、ウエハ中心でのＢｒおよびＢｚの値がほぼ零である
条件III の磁界を印加した場合でもウエハ中心部に不良
が発生していることから（同図(c) ）、ＢｒとＢｚの傾
きがチャージアップの原因であると推定される。Further, FIG. 9 shows the distribution on the wafer of the leak generation chip of the MOS diode having the antenna ratio of 10 3 under each magnetic field condition of FIG. From the figure, comparing the cases of conditions I and II ((a) and (b) in the figure), defects (indicated by X in the figure) caused by charge-up due to the applied magnetic field occur in the chip at the center of the wafer. And that the number of defective chips generated does not depend on the distribution of the applied magnetic field. In addition, even when a magnetic field under condition III in which the values of Br and Bz at the wafer center are almost zero is applied, a defect occurs at the wafer center (Fig. 6 (c)). Is estimated to be the cause of charge-up.
【００２０】実験４：実験に用いた装置（図１）では、
同心円状に電磁石を配して有るので、ウエハ１８の中心
ではＢｒは必ず零になる。従って、このウエハ上でＢｒ
を完全には均一にはできない。そこで、本実験では、Ｂ
ｚをウエハ上で均一として、Ｂｒの傾きに着目してゲー
ト・リーク歩留を調べた。実験には図４に示した条件の
磁界条件を用いた。条件IV〜VIの磁界を印加した場合の
ｒｆパワー３００Ｗ，圧力０．１３Ｐａ，エッチング量
２０ｎｍでのゲート・リーク歩留を図１０に示す。ま
た、図１０の各磁界条件下でのアンテナ比１０3 のＭＯ
Ｓダイオードのリーク発生チップのウエハでの分布を図
１１に示す。Experiment 4: In the apparatus used in the experiment (FIG. 1),
Since the electromagnets are arranged concentrically, Br is always zero at the center of the wafer 18. Therefore, Br on this wafer
Cannot be perfectly uniform. Therefore, in this experiment, B
The gate leak yield was examined by making z uniform on the wafer and focusing on the slope of Br. In the experiment, the magnetic field conditions shown in FIG. 4 were used. FIG. 10 shows the gate leak yields when an rf power of 300 W, a pressure of 0.13 Pa and an etching amount of 20 nm were applied when a magnetic field of conditions IV to VI was applied. In addition, the MO of the antenna ratio 10 3 under each magnetic field condition in FIG.
FIG. 11 shows the distribution of the leak generating chips of the S diode on the wafer.
【００２１】図１０において、Ｂｒの傾きの減少（印加
磁界条件がVI→V→IV になること）に伴って歩留が向上
し、ウエハ中心での傾きがほぼ零である条件IVの場合に
歩留は１００％に達している。また、図１１から、不良
はやはりウエハ中心に発生していることがわかる。本実
験から、Ｂｒの傾きがゲート・リークの原因であるチャ
ージアップを引き起こすことが確認された。In FIG. 10, the yield is improved as the Br gradient is reduced (the applied magnetic field condition becomes VI → V → IV), and the gradient at the wafer center is almost zero. The yield has reached 100%. Further, it can be seen from FIG. 11 that defects still occur at the center of the wafer. From this experiment, it was confirmed that the slope of Br causes charge-up which is a cause of gate leakage.
【００２２】さらに、図１２に、本実施例に用いた印加
磁界条件下でのＢｒのウエハ中心付近の傾きの絶対値
（｜ｄＢｒ／ｄｒ｜）とゲート・リーク歩留の関係を示
す。ウエハ中心付近でのＢｒの傾き（｜ｄＢｒ／ｄｒ
｜）が小さくなると歩留は大きく向上することがわか
る。以上の結果から磁界の分布を均一にすること（強度
分布の傾きを零とすること）でゲート・リークの発生を
抑制できることがわかった。また、表１から、ゲート・
リーク歩留１００％を達成した条件IVの磁界印加時のエ
ッチング速度およびその均一性は良好なものであること
がわかる。Further, FIG. 12 shows the relationship between the absolute value (| dBr / dr |) of the inclination of Br near the wafer center and the gate leak yield under the applied magnetic field conditions used in this embodiment. Inclination of Br near the center of the wafer (| dBr / dr
It can be seen that the yield is greatly improved when |) is decreased. From the above results, it was found that the generation of the gate leak can be suppressed by making the distribution of the magnetic field uniform (making the gradient of the intensity distribution zero). Also, from Table 1, the gate
It can be seen that the etching rate and its uniformity when a magnetic field is applied under condition IV in which a leak yield of 100% is achieved are good.
【００２３】実施例２ 実施例１では、２個の電磁石コイルを同心円状に配した
磁石ユニットを有する磁界印加型高周波プラズマ処理装
置を用い、そのコイル電流を制御するという、いわゆる
ソフト的な手法で、プラズマ・ダメージの低減を図っ
た。その結果から、いわゆるハード的に、ウエハ上での
磁界の傾きを零とすることが可能な装置構成を実現する
ことでもプラズマ・ダメージを低減することがわかる。Embodiment 2 In Embodiment 1, a magnetic field application type high frequency plasma processing apparatus having a magnet unit in which two electromagnet coils are concentrically arranged is used, and the coil current is controlled by a so-called soft method. , The plasma damage was reduced. From the results, it is understood that plasma damage can be reduced also by realizing a device configuration capable of making the inclination of the magnetic field on the wafer zero, in a so-called hardware manner.
【００２４】例えば、磁石ユニットが交換可能で、か
つ、基板電極と対向電極との間の距離が可変であるよう
な磁界印加型高周波プラズマ処理装置を用いることで、
印加磁界分布とプラズマ・ダメージとの関係を検証し、
装置構成を最適化することによってゲート・リークを抑
制できることは明かである。また、さらに図１３に示す
ように、基板電極１１周囲に円筒形の補助磁石２０を配
することにより、ウエハ１８周辺部での磁界の傾きを容
易に補正することができる。なお、図１３において図１
と同一または相当部分は同一符号を付記している。For example, by using a magnetic field application type high frequency plasma processing apparatus in which the magnet unit is replaceable and the distance between the substrate electrode and the counter electrode is variable,
Verify the relationship between the applied magnetic field distribution and plasma damage,
It is obvious that gate leakage can be suppressed by optimizing the device configuration. Further, as shown in FIG. 13, by disposing the cylindrical auxiliary magnet 20 around the substrate electrode 11, the inclination of the magnetic field in the peripheral portion of the wafer 18 can be easily corrected. In addition, in FIG.
The same or corresponding parts are designated by the same reference numerals.
【００２５】[0025]
【発明の効果】以上説明したように本発明によれば、磁
界印加型の高周波プラズマ処理装置において、印加磁界
の基板電極上の試料上での強度分布の傾きを零にするこ
とにより、エッチングを行うときのプラズマ・ダメージ
を、エッチング速度とその均一性を確保しながら、低減
することができる効果がある。As described above, according to the present invention, in the magnetic field application type high frequency plasma processing apparatus, etching is performed by making the gradient of the intensity distribution of the applied magnetic field on the sample on the substrate electrode zero. There is an effect that the plasma damage at the time of performing can be reduced while ensuring the etching rate and its uniformity.
【図１】本発明において用いた磁界印加型高周波プラズ
マ処理装置の構成例を示す概略図である。FIG. 1 is a schematic diagram showing a configuration example of a magnetic field application type high frequency plasma processing apparatus used in the present invention.
【図２】実験に用いたＭＯＳ型ダイオードの断面構造図
である。FIG. 2 is a cross-sectional structure diagram of a MOS type diode used in an experiment.
【図３】実験に用いた印加磁界条件ＩからIII のウエハ
上での磁界分布を示す図である。FIG. 3 is a diagram showing magnetic field distributions on a wafer under applied magnetic field conditions I to III used in an experiment.
【図４】実験に用いた印加磁界条件IVからVIのウエハ上
での磁界分布を示す図である。FIG. 4 is a diagram showing magnetic field distributions on a wafer of applied magnetic field conditions IV to VI used in an experiment.
【図５】ヴィアホール・チェーン接続歩留およびヴィア
ホール１個当たりの抵抗値のエッチング量依存性の例を
示す図である。FIG. 5 is a diagram showing an example of via hole chain connection yield and etching amount dependency of resistance value per one via hole.
【図６】磁界印加時のゲート・リーク歩留のアンテナ比
依存性の例を示す図である。FIG. 6 is a diagram showing an example of an antenna ratio dependency of a gate leak yield when a magnetic field is applied.
【図７】磁界印加時のゲート・リーク歩留のエッチング
量依存性の例を示す図である。FIG. 7 is a diagram showing an example of etching amount dependency of gate leakage yield when a magnetic field is applied.
【図８】印加磁界条件ＩからIII を印加した場合のゲー
ト・リーク歩留の例を示す図である。FIG. 8 is a diagram showing an example of gate leakage yield when applied magnetic field conditions I to III are applied.
【図９】印加磁界条件ＩからIII を印加した場合のゲー
ト・リーク発生チップの分布の例を示す図である。FIG. 9 is a diagram showing an example of distribution of gate leak generating chips when applied magnetic field conditions I to III are applied.
【図１０】印加磁界条件IVからVIを印加した場合のゲー
ト・リーク歩留の例を示す図である。FIG. 10 is a diagram showing an example of gate leakage yield when applied magnetic field conditions IV to VI are applied.
【図１１】印加磁界条件IVからVIを印加した場合のゲー
ト・リーク発生チップの分布の例を示す図である。FIG. 11 is a diagram showing an example of distribution of gate leak generating chips when applied magnetic field conditions IV to VI are applied.
【図１２】ウエハ上での磁界の半径方向成分の傾きとゲ
ート・リーク歩留の関係を示す図である。FIG. 12 is a diagram showing the relationship between the gradient of the radial component of the magnetic field on the wafer and the gate leak yield.
【図１３】本発明におけるウエハ上での磁界の傾きを零
とするための装置構成の例を示す概略図である。FIG. 13 is a schematic view showing an example of an apparatus configuration for making the inclination of the magnetic field on the wafer zero in the present invention.
１１ 基板電極 １２ 対向電極 １３ 電磁石ユニット １４ 電磁石コイル（アウターコイル） １５ 電磁石コイル（インナーコイル） １６ ウエハホルダ １７ 石英リング １８ 試料ウエハ １９ 鉄心 11 substrate electrode 12 counter electrode 13 electromagnet unit 14 electromagnet coil (outer coil) 15 electromagnet coil (inner coil) 16 wafer holder 17 quartz ring 18 sample wafer 19 iron core
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯岸 一茂 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Kazumishi Minegishi 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Nihon Telegraph and Telephone Corporation
Claims (2)
マを発生させ、さらに該プラズマに磁界を印加してその
基板電極上に置かれた試料のエッチングを行うプラズマ
処理装置において、前記磁界の基板電極上の試料上での
強度分布の傾きを零にすることを特徴とするプラズマ・
ダメージ低減法。1. A plasma processing apparatus for applying a high frequency electric field to a substrate electrode to generate plasma, and further applying a magnetic field to the plasma to etch a sample placed on the substrate electrode. A plasma characterized by making the gradient of the intensity distribution on the sample on the electrode zero.
Damage reduction method.
マを発生させ、さらに該プラズマに磁界を印加してその
基板電極上に置かれた試料のエッチングを行うプラズマ
処理装置において、前記試料上での磁界強度の傾きが零
となるように、磁界分布を均一化する手段を有すること
を特徴とするプラズマ処理装置。2. A plasma processing apparatus for applying a high frequency electric field to a substrate electrode to generate plasma, and further applying a magnetic field to the plasma to etch a sample placed on the substrate electrode. A plasma processing apparatus having means for making the magnetic field distribution uniform so that the gradient of the magnetic field strength of the above becomes zero.
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|---|---|---|---|
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| JP4094953A JPH05267237A (en) | 1992-03-23 | 1992-03-23 | Plasma damage reduction and plasma processor |
Publications (1)
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|---|---|
| JPH05267237A true JPH05267237A (en) | 1993-10-15 |
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