JPH05266656A - Dynamic memory - Google Patents

Abstract

PURPOSE:To initialize the content of a memory in a short time by installing the following: an initialization control terminal which designates an initialization; and a control circuit which controls the rewrite operation of initialized data. CONSTITUTION:When data for initialization setting use is written to all addresses before the test of the exhaustiveness of a program by using a dynamic IC memory 101, a control signal is input to an initialization control terminal 113 and it is made active. Thereby, a first write data control circuit 107 and an n-th write data control circuit 108 output initialization data irrespective of the content of a readout buffer 105 and the data are written into a memory block By. Consequently, when the dynamic memory 101 has a memory capacity covering mXn addresses, the content of all the addresses is initialized by write operations of (n) times, and the initialization time can be shortened sharply as compared with write operations of mXn times in conventional cases.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はダイナミックメモリに関
する。FIELD OF THE INVENTION The present invention relates to dynamic memories.

【０００２】[0002]

【従来の技術】従来のダイナミックメモリにおける書き
込み動作の一例を、図３を用いて説明する。2. Description of the Related Art An example of a write operation in a conventional dynamic memory will be described with reference to FIG.

【０００３】図３は従来のダイナミックメモリのブロッ
ク図である。FIG. 3 is a block diagram of a conventional dynamic memory.

【０００４】図３において、従来のダイナミックメモリ
３０１におけるアドレスの入力は、アドレス入力端子群
３１０からロウアドレス、カラムアドレスとに分けて入
力される。入力されたロウアドレスは、ロウアドレス・
デコーダ３０３により、メモリ・セル３０４からカラム
アドレスによりアドレッシングされる分のメモリ容量を
持ったメモリ・ブロックＢｙが選択され、その内容が読
み出しバッファ３０５に読み出される。In FIG. 3, an address input in the conventional dynamic memory 301 is divided into a row address and a column address from the address input terminal group 310. The input row address is the row address
The decoder 303 selects from the memory cell 304 a memory block By having a memory capacity that is addressed by a column address, and the content is read into the read buffer 305.

【０００５】また、ロウアドレスの後に入力されたカラ
ムアドレスは、カラムアドレス・デコーダ３０６により
デコードされ、読み出しバッファ３０５内のｂｘが選択
される。Further, the column address inputted after the row address is decoded by the column address decoder 306, and bx in the read buffer 305 is selected.

【０００６】書き込みデータは、データ入出力端子群３
１１より入力され、データ入出力制御回路３０７に入力
され、さらにカラムアドレス・デコーダ３０６により選
択された、読み出しバッファ３０５内のｂｘに書き込ま
れる。読み出しバッファ３０５内のｂｘにデータが書き
込まれた後、読み出しバッファ３０５内の全ての内容を
ロウアドレスウ・デコーダ３０３により選択されている
メモリ・セル３０４内のメモリ・ブロックＢｙへ書き戻
されることにより、書き込み動作が終了する。The write data is data input / output terminal group 3
11 is input, the data input / output control circuit 307 is input, and the data is written in bx in the read buffer 305 selected by the column address decoder 306. After data is written to bx in the read buffer 305, all the contents in the read buffer 305 are written back to the memory block By in the memory cell 304 selected by the row address decoder 303. , The write operation ends.

【０００７】以上の動作に必要なタイミング信号３０９
は、制御信号入力端子群３０８からの入力信号を用い
て、タイミング発生回路３０２で作成される。Timing signal 309 required for the above operation
Is generated by the timing generation circuit 302 using the input signal from the control signal input terminal group 308.

【０００８】図４は従来のダイナミックメモリを用いた
プログラムの網羅度試験回路の一例を示すブロック図で
ある。FIG. 4 is a block diagram showing an example of a conventional program coverage test circuit using a dynamic memory.

【０００９】図４において、マイクロコンピュータ４０
１の第１のアドレス信号４０７はアドレス・セレクタ４
０３と網羅度試験を行うプログラムが格納されたプログ
ラム・メモリ４０５とに入力され、アドレス・セレクタ
４０３にはさらに網羅度試験の準備／結果読み出しを行
う為の第２のアドレス信号４０８が入力され、網羅度試
験を行う際は第１のアドレス信号４０７が、また網羅度
試験の準備／結果読み出しを行う際は第２のアドレス信
号４０８が選択され、ロウ／カラムアドレス生成回路４
０４へ出力される。In FIG. 4, a microcomputer 40
The first address signal 407 of 1 is the address selector 4
03 and a program memory 405 in which a program for performing the coverage test is stored, and the address selector 403 is further input with a second address signal 408 for preparing for the coverage test / reading the result. The first address signal 407 is selected when the coverage test is performed, and the second address signal 408 is selected when the preparation / result read of the coverage test is performed, and the row / column address generation circuit 4 is selected.
It is output to 04.

【００１０】ロウ／カラムアドレス生成回路４０４は入
力されたアドレス信号をロウアドレス／カラムアドレス
に分割して、従来のダイナミックメモリ３０１のアドレ
ス信号とする。マイクロコンピュータ４０１のステータ
ス信号は、タイミング発生回路２０２に入力され、プロ
グラムの実行アドレス毎に第１の制御信号４０９を出力
し、制御信号セレクタ４０６へ入力される。The row / column address generation circuit 404 divides the input address signal into row addresses / column addresses and uses it as the address signal of the conventional dynamic memory 301. The status signal of the microcomputer 401 is input to the timing generation circuit 202, which outputs the first control signal 409 for each execution address of the program and is input to the control signal selector 406.

【００１１】制御信号セレクタ４０６は、さらに網羅度
試験の準備／結果読み出しを行う為の第２の制御信号４
１０が入力され、網羅度試験を行う際は第１の制御信号
４０９が、また網羅度試験の準備／結果読みだしを行う
際は第２の制御信号４１０が選択され、従来のダイナミ
ックメモリ３０１の制御信号となる。The control signal selector 406 further includes a second control signal 4 for preparing for the coverage test / reading the result.
10 is input, the first control signal 409 is selected when the coverage test is performed, and the second control signal 410 is selected when the coverage test preparation / result reading is performed. It becomes a control signal.

【００１２】次に、図４，図５を用いて、プログラムの
網羅度試験を行う際の動作説明を行う。Next, the operation of the program coverage test will be described with reference to FIGS. 4 and 5.

【００１３】マイクロコンピュータ４０１の第１のアド
レス信号４０７がプログラム・メモリ４０５へ入力さ
れ、網羅度試験の対象となるプログラムを読み出すと同
時に、アドレス・セレクタ４０３により選択され、ロウ
／カラムアドレス生成回路４０４を経由して、従来のダ
イナミックメモリ３０１のアドレス信号となる。この
時、タイミング生成回路４０２から制御信号４０９が出
力され、制御信号セレクタ４０６を経由して、従来のダ
イナミックメモリ３０１の制御信号となり、マイクロコ
ンピュータ４０１の第１のアドレス信号４０７が示す番
地にデータ信号２１１の値を書き込む。この時、データ
信号４１１は“１”に固定されている。The first address signal 407 of the microcomputer 401 is input to the program memory 405 to read out the program to be subjected to the coverage test, and at the same time, the address selector 403 selects the row / column address generation circuit 404. And becomes an address signal for the conventional dynamic memory 301. At this time, the control signal 409 is output from the timing generation circuit 402, becomes the control signal of the conventional dynamic memory 301 via the control signal selector 406, and is the data signal at the address indicated by the first address signal 407 of the microcomputer 401. Write the value of 211. At this time, the data signal 411 is fixed at "1".

【００１４】この結果、図５のプログラム実行の軌跡５
０２に示すように０，１，２，ｍ×ｎ−２，ｍ×ｎ−１
番地の順にプログラムが実行された場合、図５の網羅度
試験実行結果５０３に示すように、従来のダイナミック
メモリ３０１の０，１，２，ｍ×ｎ−２，ｍ×ｎ−１番
地に“１”が書き込まれ、プログラムの実行されたアド
レスが確認できる。尚、右側には、初期状態５０１が示
されている。As a result, the locus 5 of program execution in FIG.
02, 0, 1, 2, mxn-2, mxn-1
When the programs are executed in the order of the addresses, as shown in the coverage test execution result 503 of FIG. 5, the addresses 0, 1, 2, mxn-2, mxn-1 of the conventional dynamic memory 301 are ""1" is written, and the executed address of the program can be confirmed. An initial state 501 is shown on the right side.

【００１５】網羅度試験の実行結果を読み出すには、第
２のアドレス信号４０８および第２の制御信号４１０を
用いることで読み出すことができる。In order to read the execution result of the coverage test, it is possible to read it by using the second address signal 408 and the second control signal 410.

【００１６】ただし、網羅度試験を行う前に、従来のダ
イナミックメモリ３０１の内容が全て“０”に初期化さ
れている必要があるため、網羅度試験の実行結果を読み
出すのと同様第２のアドレス信号４０８および第２の制
御信号４１０を用い、全ての番地に対してメモリの書き
込み動作を行なわねばならない。However, since it is necessary to initialize all the contents of the conventional dynamic memory 301 to "0" before performing the coverage test, the second result is the same as when the execution result of the coverage test is read. Using the address signal 408 and the second control signal 410, the memory write operation must be performed for all the addresses.

【００１７】本実施例では、従来のダイナミックメモリ
３０１がｍ×ｎ番地分のメモリ容量を有するため、ｍ×
ｎ回の書き込み動作を行う必要がある。In this embodiment, since the conventional dynamic memory 301 has a memory capacity of m × n addresses, m × n
It is necessary to perform the write operation n times.

【００１８】[0018]

【発明が解決しようとする課題】従来のダイナミックメ
モリを用いて、プログラムの網羅度試験を行う回路を構
成した場合、特定データに初期設定する為に全アドレス
に対して書き込み動作を行なわなければならないため、
初期設定に時間がかかるという欠点がある。When a circuit for performing a program coverage test is constructed using a conventional dynamic memory, a write operation must be performed for all addresses in order to initialize specific data. For,
It has the drawback that it takes time to initialize.

【００１９】本発明の目的は、前記欠点を解決し、短時
間でメモリ内容の初期化を可能としたダイナミックメモ
リを提供することにある。An object of the present invention is to solve the above-mentioned drawbacks and to provide a dynamic memory capable of initializing the memory contents in a short time.

【００２０】[0020]

【課題を解決するための手段】本発明のダイナミックメ
モリの構成は、アドレス入力端子より入力されたロウア
ドレスをデコードするロウアドレス・デコーダと、前記
アドレス入力端子より入力されたカラム・アドレスをデ
コードするカラムアドレス・デコーダと、前記ロウアド
レス・デコーダの出力信号によりロウアドレス単位にア
ドレッシングされるメモリ・セルと、アドレッシングさ
れた前記メモリ・セルの内容を一時的に記憶するための
読み出しバッファと、前記カラムアドレス・デコーダの
出力によりアドレッシングされた前記読み出しバッファ
の内容をデータ入出力端子へ入出力するデータ入出力制
御回路と、前記読み出しバッファから前記メモリ・セル
へデータを書き戻すさいに読み出しバッファの内容を戻
さずに特定データを書き戻す指定を行う初期化制御端子
と、前記読み出しバッファと前記メモリ・セルとの間に
あり、前記初期化制御端子からの信号によりメモリ・セ
ルへの書き込み制御を行う書き込みデータ制御回路とを
備えている。According to the structure of a dynamic memory of the present invention, a row address decoder for decoding a row address inputted from an address input terminal and a column address inputted from the address input terminal are decoded. A column address decoder, a memory cell addressed in row address units by an output signal of the row address decoder, a read buffer for temporarily storing the contents of the addressed memory cell, and the column A data input / output control circuit for inputting / outputting the contents of the read buffer addressed by the output of the address decoder to / from a data input / output terminal, and the contents of the read buffer when writing data back from the read buffer to the memory cell. Specific data without returning An initialization control terminal for designating writing back, and a write data control circuit provided between the read buffer and the memory cell and for controlling writing to the memory cell by a signal from the initialization control terminal are provided. ing.

【００２１】[0021]

【実施例】図１は本発明の一実施例のダイナミックメモ
リのブロック図である。図１を用いて、本実施例のダイ
ナミックメモリにおける書き込み動作の一例を以下に説
明する。1 is a block diagram of a dynamic memory according to an embodiment of the present invention. An example of the write operation in the dynamic memory of this embodiment will be described below with reference to FIG.

【００２２】本実施例のダイナミックメモリ１０１にお
けるアドレスの入力は、アドレス入力端子群１１２から
ロウアドレス、カラムアドレスとに分けて入力される。
入力されたロウアドレスは、ロウアドレス・デコーダ１
０３により、メモリ・セル１０４からカラムアドレスに
よりアドレッシングされる分のメモリ容量を持ったメモ
リ・ブロックＢｙが選択され、その内容が第１の書き込
みデータ制御回路１０７〜第ｎの書き込みデータ制御回
路１０８を通り、読み出しバッファ１０５に読み出され
る。The address input to the dynamic memory 101 of this embodiment is divided into a row address and a column address from the address input terminal group 112.
The input row address is the row address decoder 1
By 03, a memory block By having a memory capacity that is addressed by a column address is selected from the memory cell 104, and the contents thereof are stored in the first write data control circuit 107 to the nth write data control circuit 108. As described above, the data is read to the read buffer 105.

【００２３】第１の書き込みデータ制御回路１０７〜第
ｎの書き込みデータ制御回路１０８は、メモリ・セル１
０４からの読み出し時には何等影響しない。また、ロウ
アドレスの後に入力されカラムアドレスは、カラムアド
レス・デコーダ１０６によりデコードされ、読み出しバ
ッファ１０５内のｂｘが選択される。The first write data control circuit 107 to the nth write data control circuit 108 are provided in the memory cell 1
When reading from 04, there is no effect. Further, the column address inputted after the row address is decoded by the column address decoder 106, and bx in the read buffer 105 is selected.

【００２４】書き込みデータは、データ入出力端子群１
１４より入力され、データ入出力制御回路１０９に入力
され、さらにカラムアドレス・デコーダ１０６により選
択された読み出しバッファ１０５内のｂｘに書き込まれ
る。読み出しバッファ１０５内のｂｘにデータが書き込
まれた後、読み出しバッファ１０５内の全ての内容を、
ロウアドレス・デコーダ１０３により選択されているメ
モリ・セル１０４内のメモリ・ブロックＢｙへ書き戻さ
れることにより、書き込み動作が終了するが、この時初
期化制御端子１１３の状態により動作が異なる。The write data is the data input / output terminal group 1
14 is input, the data is input to the data input / output control circuit 109, and further written in bx in the read buffer 105 selected by the column address decoder 106. After data is written to bx in the read buffer 105, all contents in the read buffer 105 are
The write operation is completed by writing back to the memory block By in the memory cell 104 selected by the row address decoder 103. At this time, the operation differs depending on the state of the initialization control terminal 113.

【００２５】初期化制御端子１１３がアクティブの場合
は、読み出しバッファ１０５の内容とは無関係に書き込
み第１のデータ制御回路１０７〜第ｎの書き込みデータ
制御回路１０８が初期化データを出力し、そのデータが
メモリ・ブロックＢｙに書き込まれる。これにより、メ
モリ・ブロックＢｙが初期化される。When the initialization control terminal 113 is active, the write first data control circuit 107 to the nth write data control circuit 108 output initialization data regardless of the contents of the read buffer 105, and the data Are written to the memory block By. As a result, the memory block By is initialized.

【００２６】初期化制御端子１１３がインアクティブの
場合は、読み出しバッファ１０５の内容が書き込みデー
タ制御回路１０７〜書き込みデータ制御回路１０８を通
り、読み出しバッファ１０５のデータがメモリ・ブロッ
クＢｙに書き込まれる。この時、書き込みデータ制御回
路１０７〜書き込みデータ制御回路１０８は、読み出し
バッファ１０５の内容をそのままメモリ・ブロックＢｙ
へ出力する。When the initialization control terminal 113 is inactive, the contents of the read buffer 105 pass through the write data control circuit 107 to write data control circuit 108, and the data of the read buffer 105 is written in the memory block By. At this time, the write data control circuit 107 to write data control circuit 108 keep the contents of the read buffer 105 as they are in the memory block By.
Output to.

【００２７】以上の動作に必要なタイミング信号１１１
は、制御信号入力端子群１１０からの入力信号を用い
て、タイミング発生回路１０２で作成される。Timing signal 111 necessary for the above operation
Is generated by the timing generation circuit 102 using the input signal from the control signal input terminal group 110.

【００２８】図２は図１のダナミックメモリを用いたプ
ログラムの網羅度試験回路の一例を示すブロック図であ
る。図２において、本回路は、図４に示した従来のダイ
ナミックメモリを用いた回路に対し、従来のダイナミッ
クメモリ３０１を図１のダイナミックメモリ１０１に置
き換え、初期化制御信号２１２を追加したものである。
その他の部分は、図４と同様である。FIG. 2 is a block diagram showing an example of a program coverage test circuit using the dynamic memory of FIG. In FIG. 2, this circuit is obtained by replacing the conventional dynamic memory 301 with the dynamic memory 101 of FIG. 1 and adding an initialization control signal 212 to the circuit using the conventional dynamic memory shown in FIG. ..
Other parts are the same as in FIG.

【００２９】次に、図２を用いて、プログラムの網羅度
試験を行う際の動作説明を行う。Next, the operation of the program coverage test will be described with reference to FIG.

【００３０】網羅度試験の実行および結果読み出しの動
作は、初期化制御信号２１２をインアクティブとしてお
く以外は、従来の技術で説明した内容と同じである。た
だし、網羅度試験を行う前に、本実施例のダイナミック
メモリ１０１の内容を全て“０”に初期化する場合は、
初期化制御信号２１２をアクティブとすることで、ロウ
アドレスの指定のみ有効となり（カラムアドレスは任
意）、全てのロウアドレスに対して書き込み動作を行え
ば、全アドレスの内容を初期化できる。The operations of executing the coverage test and reading the results are the same as those described in the prior art except that the initialization control signal 212 is set inactive. However, if all the contents of the dynamic memory 101 of this embodiment are initialized to “0” before the coverage test,
By activating the initialization control signal 212, only the row address designation becomes valid (the column address is arbitrary), and the contents of all the addresses can be initialized by performing the write operation on all the row addresses.

【００３１】本実施例では、ｍ回の書き込み動作を行う
だけで、全アドレスの内容が初期化できる。In this embodiment, the contents of all addresses can be initialized only by performing the write operation m times.

【００３２】[0032]

【発明の効果】以上説明したように、本発明のダイナミ
ックメモリは、短時間でメモリ内容の初期化が行えると
いう効果がある。As described above, the dynamic memory of the present invention has an effect that the memory contents can be initialized in a short time.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例のダイナミックメモリを示す
ブロック図である。FIG. 1 is a block diagram showing a dynamic memory according to an embodiment of the present invention.

【図２】図１のダイナミックメモリを使用した網羅度試
験回路の一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a coverage test circuit using the dynamic memory of FIG.

【図３】従来のダイナミックメモリのブロック図であ
る。FIG. 3 is a block diagram of a conventional dynamic memory.

【図４】図３のダイナミックメモリを使用した網羅度試
験回路を示すブロック図である。FIG. 4 is a block diagram showing a coverage test circuit using the dynamic memory of FIG.

【図５】図４の動作状態を示す説明図である。5 is an explanatory diagram showing an operation state of FIG. 4. FIG.

【符号の説明】[Explanation of symbols]

１０１，３０１ ダイナミックメモリ １０２，２０２，３０２，４０２ タイミング発生回
路 １０３，３０３ ロウアドレス・デコーダ １０４，３０４ メモリ・セル １０５，３０５ 読み出しバッファ １０６，３０６ カラムアドレス・デコーダ １０７ 第１の書き込みデータ制御回路 １０８ 第ｎの書き込みデータ制御回路 １０９，３０７ データ入出力制御回路 １１０，３０８ 制御信号入力端子群 １１１，３０９ タイミング信号 １１２，３１０ アドレス信号入力端子群 １１３ 初期化制御端子 １１４，３１１ データ入出力端子群 ２０１ マイクロコンピュータ ２０３ アドレス・セレクタ ２０４ ロウ／カラムアドレス生成回路 ２０５ プログラムメモリ ２０６ 制御信号セレクタ ２０７ 第１のアドレス信号 ２０８ 第２のアドレス信号 ２０９ 第１の制御信号 ２１０ 第２の制御信号 ２１１ データ信号 ２１２ 初期化制御信号 ５０１ 初期状態 ５０２ プログラム実行の軌跡 ５０３ 網羅度試験実行結果101, 301 dynamic memory 102, 202, 302, 402 timing generation circuit 103, 303 row address decoder 104, 304 memory cell 105, 305 read buffer 106, 306 column address decoder 107 first write data control circuit 108 n write data control circuit 109, 307 data input / output control circuit 110, 308 control signal input terminal group 111, 309 timing signal 112, 310 address signal input terminal group 113 initialization control terminal 114, 311 data input / output terminal group 201 micro Computer 203 Address selector 204 Row / column address generation circuit 205 Program memory 206 Control signal selector 207 First address signal 208 Second address signal 2 9 first control signal 210 the second control signal 211 data signal 212 initialization control signal 501 initial state 502 program path 503 coverage test execution result of the execution

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 アドレス入力端子より入力されたロウア
ドレスをデコードするロウアドレス・デコーダと、前記
アドレス入力端子より入力されたカラム・アドレスをデ
コードするカラムアドレス・デコーダと、前記ロウアド
レス・デコーダの出力信号によりロウアドレス単位にア
ドレッシングされるメモリ・セルと、アドレッシングさ
れた前記メモリ・セルの内容を一時的に記憶するための
読み出しバッファと、前記カラムアドレス・デコーダの
出力によりアドレッシングされた前記読み出しバッファ
の内容をデータ入出力端子へ入出力するデータ入出力制
御回路と、前記読み出しバッファから前記メモリ・セル
へデータを書き戻すさいに前記読み出しバッファの内容
を戻さずに特定データを書き戻す指定を行う初期化制御
端子と、前記読み出しバッファと前記メモリ・セルとの
間のデータの流れの間に位置し前記初期化制御端子から
の信号により前記読み出しバッファの内容をメモリ・セ
ルへ書き戻す特定データを書き戻すかの制御を行う書き
込みデータ制御回路とを備えたことを特徴とするダイナ
ミックメモリ。1. A row address decoder for decoding a row address input from an address input terminal, a column address decoder for decoding a column address input from the address input terminal, and an output of the row address decoder. A memory cell addressed in a row address unit by a signal; a read buffer for temporarily storing the contents of the addressed memory cell; and a read buffer addressed by the output of the column address decoder. A data input / output control circuit for inputting / outputting contents to / from a data input / output terminal, and an initial for designating writing back of specific data without returning the contents of the read buffer when writing back data from the read buffer to the memory cell Control terminal and the reading Located in the flow of data between the read buffer and the memory cell, and controls whether to write back the specific data for writing back the contents of the read buffer to the memory cell by a signal from the initialization control terminal. A dynamic memory comprising a write data control circuit.