JPH05265712A - Adder circuit and n-bit adder using the adder circuit - Google Patents
Adder circuit and n-bit adder using the adder circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、相補形ＭＯＳトランジ
スタで構成した加算回路に関し、特により少ない面積
で、高速な加算器を構成し得る加算回路及びそれを使用
したｎビット加算器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an adder circuit composed of complementary MOS transistors, and more particularly to an adder circuit which can form a high speed adder with a smaller area and an n-bit adder using the adder circuit.
【０００２】[0002]
【従来の技術】従来の桁上げ選択加算器（ＣＳＡ：Carr
y-Select Adder）は、長い語長の加算器を適当な長さの
加算器群に分けて、各区分での加算を並列的に実施し、
真の和を適切な桁上げ入力を使って得る論理構成を有し
ている。2. Description of the Related Art A conventional carry select adder (CSA: Carr)
y-Select Adder) divides an adder with a long word length into adder groups with an appropriate length, and performs addition in each section in parallel.
It has a logical structure that obtains the true sum using the appropriate carry input.
【０００３】図８に、４つのブロックに分割した１６ビ
ット加算器の構成例を示す。４つの４ビット加算器１０
１〜１０４と、桁上がりセレクタ１１１〜１１４と、出
力セレクタ１２１〜１２４から構成され、１つのブロッ
クｉは４ビット加算器１０ｉ、桁上がりセレクタ１１
ｉ、及び出力セレクタ１２ｉから成っている。FIG. 8 shows a structural example of a 16-bit adder divided into four blocks. Four 4-bit adders 10
1-104, carry selectors 111-114, and output selectors 121-124. One block i is a 4-bit adder 10i and carry selector 11.
i and an output selector 12i.
【０００４】また、図９に、図８における４ビット加算
器１０ｉの構成例を示す。各桁ｊ毎に、２つの全加算器
１３ｊ及び１４ｊから構成されている。処理速度を高速
化するため、一方では最下位ビットへの桁上げを仮定
し、もう一方では桁上げ無しとして加算を行っている。
またキャリーの伝搬として、全加算器１３ｊ及び１４ｊ
には、キャリー入力Ｃｉｎ＝”０”またはキャリー入力
Ｃｉｎ＝”１”の２通りの入力があり、それぞれの桁で
キャリーＣｏｕｔｊと和Ｓｕｍｊを出力する。FIG. 9 shows a configuration example of the 4-bit adder 10i shown in FIG. Each digit j is composed of two full adders 13j and 14j. In order to speed up the processing speed, carry is assumed to the least significant bit on the one hand, and addition is carried out on the other hand with no carry.
Further, as carry propagation, full adders 13j and 14j
Has two inputs, carry input Cin = "0" or carry input Cin = "1", and outputs carry Coutj and sum Sumj at each digit.
【０００５】更に、各桁ｊ毎の２つの全加算器１３ｊ及
び１４ｊ（図９中点線で囲った部分）の回路構成図を図
１０に示す。ここで、キャリーラインＭはキャリー入力
Ｃｉｎ＝”１”、キャリーラインＮはキャリー入力Ｃｉ
ｎ＝”０”として考えている。Further, FIG. 10 shows a circuit configuration diagram of the two full adders 13j and 14j for each digit j (a portion surrounded by a dotted line in FIG. 9). Here, carry line M is carry input Cin = “1”, carry line N is carry input Ci.
It is considered that n = “0”.
【０００６】[0006]
【発明が解決しようとする課題】以上のように、従来の
桁上げ選択加算器（ＣＳＡ）では、高速化の目的で、桁
上げが有る時と無い時を想定しているため、キャリーの
伝搬の為の信号線が２本必要であり、従って、リプル桁
上げ加算器等のキャリー伝搬信号線が１本の場合に比べ
て、かなり高速にはなるがハードウェア量が増加し、そ
の結果、占有面積が大きくなるという欠点があった。As described above, in the conventional carry select adder (CSA), it is assumed that there is a carry and no carry for the purpose of speeding up. Therefore, two signal lines are required for this purpose. Therefore, compared to the case where there is only one carry propagation signal line such as a ripple carry adder, it is considerably faster but the amount of hardware increases, and as a result, There is a drawback that the occupied area becomes large.
【０００７】本発明は、上記問題点を解決するもので、
その目的は、加算器全体の占有面積の増加を抑えつつ、
尚且つ高速な加算器を構成し得る加算回路及びそれを使
用したｎビット加算器を提供することである。The present invention solves the above problems,
The purpose is to suppress the increase in the area occupied by the adder as a whole,
Another object of the present invention is to provide an adder circuit capable of forming a high-speed adder and an n-bit adder using the adder circuit.
【０００８】[0008]
【課題を解決するための手段】前記課題を解決するため
に、本発明の加算回路の特徴は、図１に示す如く、２つ
の入力データＡ及びＢの排他的論理和をとる第１のゲー
ト回路１と、前記第１のゲート回路１出力と第１のキャ
リー入力Ｘinの排他的論理和をとる第２のゲート回路２
と、前記２つの入力Ａ及びＢ及び前記第１のキャリー入
力Ｘinから第１のキャリー出力Ｘout を生成する第１の
キャリー生成手段３と、前記第２のゲート回路２出力と
第２のキャリー入力Ｙinとの排他的論理否定和をとる第
３のゲート回路１１と、前記第１のゲート１出力及び前
記第２のキャリー入力Ｙinから第２のキャリー出力Ｙou
t を生成する第２のキャリー生成手段１２とを具備する
ことである。In order to solve the above-mentioned problems, the feature of the adder circuit of the present invention is that the first gate which takes the exclusive OR of two input data A and B as shown in FIG. A circuit 1 and a second gate circuit 2 that takes the exclusive OR of the output of the first gate circuit 1 and the first carry input Xin.
A first carry generating means 3 for generating a first carry output Xout from the two inputs A and B and the first carry input Xin, the second gate circuit 2 output and the second carry input. A third gate circuit 11 which performs an exclusive OR operation with Yin, and the output of the first gate 1 and the second carry input Yin to the second carry output Youu.
and a second carry generating means 12 for generating t.
【０００９】また、本発明のｎビット加算器の特徴は、
図２に示す如く、請求項１に記載の加算回路２０−１〜
２０−ｎをｎ個（ｎは任意の整数；図２ではｎ＝４）並
列に接続して成る加算部２０と、前記加算部２０内の各
加算回路２０−ｉ毎の前記第２のゲート回路２−ｉ出力
と前記第３のゲート回路１１−ｉ出力とを、第３のキャ
リー入力Ｚに基づいて選択し、当該加算器の和出力Ｓｕ
ｍ０〜Ｓｕｍ３とする和選択手段２１−１〜２１−４と
を具備することである。The features of the n-bit adder of the present invention are as follows:
As shown in FIG. 2, an adder circuit 20-1 to 20-1 according to claim 1 is provided.
20-n (n is an arbitrary integer; n = 4 in FIG. 2) connected in parallel, and the second gate for each adder circuit 20-i in the adder 20. The output of the circuit 2-i and the output of the third gate circuit 11-i are selected based on the third carry input Z, and the sum output Su of the adder is selected.
The sum selecting means 21-1 to 21-4 for setting m0 to Sum3 are provided.
【００１０】[0010]
【作用】本発明の特徴の加算回路では、図１に示す如
く、第１のゲート回路１で２つの入力データＡ及びＢの
排他的論理和をとり、第２のゲート回路２で第１のゲー
ト回路１出力と第１のキャリー入力Ｘinの排他的論理和
をとり、前桁からの真のキャリー入力が”０”であると
想定した時の第１の和出力を生成する。また、第３のゲ
ート回路１１で第２のゲート回路２出力と第２のキャリ
ー入力Ｙinとの排他的論理否定和をとり、真のキャリー
入力が”１”であると想定した時の第２の和出力を生成
する。また、次桁へのキャリー出力を生成するために、
第１のキャリー生成手段３で２つの入力Ａ及びＢ及び第
１のキャリー入力Ｘinから第１のキャリー出力Ｘout を
生成し、第２のキャリー生成手段１２で第１のゲート１
出力及び第２のキャリー入力Ｙinから、当該加算回路の
桁でキャリーを発生すべきデータ入力の組み合わせが入
力されたか否かを判断して、第２のキャリー出力Ｙout
を生成する。In the adder circuit of the present invention, as shown in FIG. 1, the first gate circuit 1 takes the exclusive OR of the two input data A and B, and the second gate circuit 2 makes the first OR. The exclusive OR of the output of the gate circuit 1 and the first carry input Xin is calculated to generate the first sum output when the true carry input from the previous digit is assumed to be "0". In addition, the third gate circuit 11 obtains the exclusive OR of the output of the second gate circuit 2 and the second carry input Yin, and the second when the true carry input is assumed to be "1". Produces the sum output of. Also, to generate a carry output to the next digit,
The first carry generating means 3 generates a first carry output Xout from the two inputs A and B and the first carry input Xin, and the second carry generating means 12 generates the first gate 1
The second carry output Yout is judged from the output and the second carry input Yin whether or not a combination of data inputs that should generate a carry at the digit of the adder circuit is inputted.
To generate.
【００１１】従って、第２のキャリー生成手段１２にお
いて従来必要とされたインバータ回路をトランジスタで
実現でき、加算回路の面積縮小化を実現でき、また、本
発明の加算回路をキャリー選択方式の加算器に適用する
ことにより、加算器全体の占有面積の増加を抑えること
ができ、尚且つ高速な加算器を構成することができる。Therefore, the inverter circuit conventionally required in the second carry generation means 12 can be realized by a transistor, the area of the adder circuit can be reduced, and the adder circuit of the present invention can be added by a carry selection type adder. By applying to the above, it is possible to suppress an increase in the occupied area of the adder as a whole and to configure a high-speed adder.
【００１２】本発明の特徴のｎビット加算器では、図２
に示す如く、請求項１に記載の加算回路２０−１〜２０
−ｎをｎ個（ｎは任意の整数；図２ではｎ＝４）並列に
接続して加算部２０を構成し、各加算回路２０−ｉ毎の
第２のゲート回路２−ｉ出力と第３のゲート回路１１−
ｉ出力とを、和選択手段２１−１〜２１−４で第３のキ
ャリー入力Ｚに基づいて選択し、当該加算器の和出力Ｓ
ｕｍ０〜Ｓｕｍ３とする。In the n-bit adder, which is a feature of the present invention, FIG.
As shown in FIG. 5, the adder circuits 20-1 to 20-20 according to claim 1.
-N (n is an arbitrary integer; n = 4 in FIG. 2) are connected in parallel to configure the adder unit 20. The adder unit 20-i outputs the second gate circuit 2-i output and the second gate circuit 2-i. 3 gate circuit 11-
i output is selected by the sum selecting means 21-1 to 21-4 based on the third carry input Z, and the sum output S of the adder is selected.
um0 to Sum3.
【００１３】これにより、加算器全体の占有面積の増加
を抑えることができ、尚且つ高速な加算器を構成するこ
とができる。As a result, an increase in the occupied area of the entire adder can be suppressed, and a high-speed adder can be constructed.
【００１４】[0014]
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１に本発明の第１の実施例に係る加算回
路の回路構成図を示す。同図は、４ビット加算器の１ビ
ット分の回路構成を示しており、点線で囲った部分（Ｆ
Ａ）が１ビット分の全加算器の構成であり、点線外の回
路が本発明の特徴的な回路となっている。FIG. 1 shows a circuit configuration diagram of an adder circuit according to a first embodiment of the present invention. This figure shows the circuit configuration of a 4-bit adder for 1 bit, and is surrounded by a dotted line (F
A) is the configuration of a full adder for 1 bit, and the circuit outside the dotted line is the characteristic circuit of the present invention.
【００１６】図１に示すように、本実施例の加算回路
は、２つの入力データＡ及びＢの排他的論理否定和をと
る第１のゲート回路（２入力ＥＸＮＯＲゲート）１と、
ＥＸＮＯＲゲート１出力の論理否定をとるＮＯＴゲート
８と、ＮＯＴゲート８出力と第１のキャリー入力Ｘinの
排他的論理和をとる第２のゲート回路（２入力ＥＸＯＲ
ゲート）２と、２つの入力データＡ及びＢ、ＥＸＮＯＲ
ゲート１出力、ＮＯＴゲート８出力、並びに第１のキャ
リー入力Ｘinから第１のキャリー出力Ｘout を生成する
第１のキャリー生成手段３と、ＥＸＯＲゲート２出力と
第２のキャリー入力Ｙinとの排他的論理和をとる第３の
ゲート回路（２入力ＥＸＮＯＲゲート）１１と、ＥＸＮ
ＯＲゲート１出力、ＮＯＴゲート８出力、及び第２のキ
ャリー入力Ｙinから第２のキャリー出力Ｙout を生成す
る第２のキャリー生成手段１２とから構成されている。As shown in FIG. 1, the adder circuit according to the present embodiment has a first gate circuit (2-input EXNOR gate) 1 for taking the exclusive OR of two input data A and B, and
A NOT gate 8 that takes the logical NOT of the output of the EXNOR gate 1 and a second gate circuit (2-input EXOR) that takes the exclusive OR of the output of the NOT gate 8 and the first carry input Xin.
Gate) 2 and two input data A and B, EXNOR
Exclusively the first carry generating means 3 for generating the first carry output Xout from the gate 1 output, the NOT gate 8 output, and the first carry input Xin, and the EXOR gate 2 output and the second carry input Yin. A third gate circuit (2-input EXNOR gate) 11 that takes a logical sum and EXN
It is composed of an OR gate 1 output, a NOT gate 8 output, and a second carry generating means 12 for generating a second carry output Yout from the second carry input Yin.
【００１７】第１のキャリー生成手段３は、２入力ＮＡ
ＮＤゲート４、２入力ＮＯＲゲート５、及びトランジス
タ群６（インバータ回路）及び７（バストランジスタ）
から構成され、また第２のキャリー生成手段１２は、ト
ランジスタ群１３及び１４（バストランジスタ）から構
成されている。The first carry generation means 3 has a 2-input NA.
ND gate 4, 2-input NOR gate 5, and transistor groups 6 (inverter circuit) and 7 (bus transistor)
The second carry generation means 12 is composed of transistor groups 13 and 14 (bus transistors).
【００１８】本実施例の加算回路では、ＥＸＮＯＲゲー
ト１で２つの入力データＡ及びＢの排他的論理否定和を
とり、ＥＸＯＲゲート２でＥＸＮＯＲゲート１出力の否
定と第１のキャリー入力Ｘinの排他的論理和をとり、前
桁からの真のキャリー入力が”０”であると想定した時
の第１の和出力Ｃを生成する。また、ＥＸＮＯＲゲート
１１でＥＸＯＲゲート２出力と第２のキャリー入力Ｙin
との排他的論理否定和をとり、真のキャリー入力が”
１”であると想定した時の第２の和出力Ｄを生成する。
また、次桁へのキャリー出力を生成するために、第１の
キャリー生成手段３で２つの入力Ａ及びＢ、ＥＸＮＯＲ
ゲート１出力、ＮＯＴゲート８出力、並びに第１のキャ
リー入力Ｘinから第１のキャリー出力Ｘout を生成し、
第２のキャリー生成手段１２でＥＸＮＯＲゲート１出
力、ＮＯＴゲート８出力、及び第２のキャリー入力Ｙin
から、当該加算回路の桁でキャリーを発生すべきデータ
入力の組み合わせが入力されたか否かを判断して、第２
のキャリー出力Ｙout を生成する。In the adder circuit of the present embodiment, the EXNOR gate 1 takes the exclusive OR of the two input data A and B, and the EXOR gate 2 takes the negation of the output of the EXNOR gate 1 and the exclusion of the first carry input Xin. The logical OR is performed to generate the first sum output C when the true carry input from the first digit is assumed to be "0". Further, the EXNOR gate 11 outputs the EXOR gate 2 and the second carry input Yin.
The true carry input is the exclusive OR of
The second sum output D when it is assumed to be 1 ″ is generated.
In order to generate a carry output to the next digit, the first carry generating means 3 has two inputs A and B, EXNOR.
A first carry output Xout is generated from the gate 1 output, the NOT gate 8 output, and the first carry input Xin,
The second carry generation means 12 outputs the EXNOR gate 1 and the NOT gate 8 and the second carry input Yin.
From the second, it is determined whether or not a combination of data inputs that should generate a carry at the digit of the adder circuit is input, and the second
To generate a carry output Yout.
【００１９】次に、キャリーの生成及び伝搬に基づき、
本実施例の動作を説明する。キャリーラインＹがＶSSに
接続され、キャリーラインＸに対するキャリー入力Ｘin
＝０を仮定する。出力Ｃ及びＤは、それぞれ真のキャリ
ー入力Ｃｉｎ＝０の時の和Ｓｕｍ、Ｃｉｎ＝１の時の和
Ｓｕｍを表している。ここで、データ入力をキャリー生
成が成されるＧの場合（Generator ）とキャリー伝搬が
成されるＰの場合（Propagator）に分けて考える。Next, based on the generation and propagation of the carry,
The operation of this embodiment will be described. Carry line Y is connected to VSS and carry input Xin for carry line X
Assume = 0. The outputs C and D represent the sum Sum when the true carry input Cin = 0 and the sum Sum when Cin = 1, respectively. Here, the data input will be divided into the case of G for which carry generation is performed (Generator) and the case of P for which carry propagation is performed (Propagator).
【００２０】先ず、Ｇの場合のキャリー出力について説
明する。キャリーラインＸはキャリー入力Ｘin＝０を仮
定しているので、データ入力（Ａ，Ｂ）が（０，０）の
場合には、ＮＡＮＤゲート４及びＮＯＲゲート５はそれ
ぞれ”１”を出力し、インバータ回路６がオンしてキャ
リー出力Ｘout ＝０となる。この時、バストランジスタ
７及び１４はそれぞれオフ状態であり、それ故トランジ
スタ１３がオンしてキャリー出力Ｙout ＝１となる。First, the carry output in the case of G will be described. Since carry line X assumes carry input Xin = 0, NAND gate 4 and NOR gate 5 each output "1" when data input (A, B) is (0, 0). The inverter circuit 6 is turned on and the carry output Xout = 0. At this time, the bus transistors 7 and 14 are in the off state, respectively, so that the transistor 13 is turned on and the carry output Yout = 1.
【００２１】また、データ入力（Ａ，Ｂ）が（１，１）
の場合には、ＮＡＮＤゲート４及びＮＯＲゲート５がそ
れぞれ”０”を出力し、インバータ回路６がオンしてキ
ャリー出力Ｘout ＝１となる。この時もバストランジス
タ７及び１４はそれぞれオフ状態であり、それ故トラン
ジスタ１３がオンしてキャリー出力Ｙout ＝１となる。The data input (A, B) is (1, 1).
In this case, the NAND gate 4 and the NOR gate 5 each output "0", the inverter circuit 6 is turned on, and the carry output Xout = 1. At this time as well, the bus transistors 7 and 14 are in the off state, respectively. Therefore, the transistor 13 is turned on and the carry output Yout = 1.
【００２２】次に、Ｐの場合のキャリー出力について説
明する。キャリーラインＸはキャリー入力Ｘin＝０を仮
定しているので、データ入力（Ａ，Ｂ）が（０，１）の
場合には、ＮＡＮＤゲート４が”１”、ＮＯＲゲート５
が”０”をそれぞれ出力し、インバータ回路６がオフす
る。しかし、バストランジスタ７はオンし、キャリー出
力Ｘout は前段のキャリー出力、即ちキャリー入力Ｘin
の値を伝搬する。この時、トランジスタ１３はオフ状態
であり、バストランジスタ１３はオン状態であり、キャ
リー出力Ｙout はキャリー入力Ｙin、即ち”０”を伝搬
することととなる。Next, the carry output for P will be described. Since carry line X assumes carry input Xin = 0, when data input (A, B) is (0, 1), NAND gate 4 is "1" and NOR gate 5 is
Respectively output "0" and the inverter circuit 6 is turned off. However, the bus transistor 7 is turned on, and the carry output Xout is the carry output of the preceding stage, that is, the carry input Xin.
Propagate the value of. At this time, the transistor 13 is off, the bus transistor 13 is on, and the carry output Yout propagates the carry input Yin, that is, "0".
【００２３】また、データ入力（Ａ，Ｂ）が（１，０）
の場合にも、同様に、キャリー出力Ｘout は前段のキャ
リー出力、即ちキャリー入力Ｘinの値を伝搬し、キャリ
ー出力Ｙout はキャリー入力Ｙin、即ち”０”を伝搬す
ることととなる。Further, the data input (A, B) is (1, 0).
In the case of, similarly, the carry output Xout propagates the carry output of the preceding stage, that is, the value of the carry input Xin, and the carry output Yout propagates the carry input Yin, that is, "0".
【００２４】以上説明した入力データ（Ａ，Ｂ）に対す
るキャリー出力Ｘout 及びＹout の関係を図３に示す。
ここで、キャリー出力Ｘout は全加算器ＦＡのキャリー
出力であり、キャリー出力Ｙout は入力データ（Ａ，
Ｂ）によりキャリーが発生したか否かを表す信号を意味
する。FIG. 3 shows the relationship between the carry outputs Xout and Yout with respect to the input data (A, B) described above.
Here, carry output Xout is the carry output of full adder FA, and carry output Yout is the input data (A,
By B), it means a signal indicating whether or not a carry occurs.
【００２５】本実施例の加算回路を、図１０に示した従
来の加算回路と比較すると、インバータ回路Ｆをトラン
ジスタ１３で実現しているところが異なる。つまり、図
１０におけるインバータ回路ＦのＮ型トランジスタが削
減されることになる。このインバータ回路Ｆはキャリー
ラインのデータを次段に伝搬するため、ドライブ能力が
かなり大きい。従ってこのＮ型トランジスタが削減でき
ることにより、加算回路の面積を縮小化できる。Comparing the adder circuit of this embodiment with the conventional adder circuit shown in FIG. 10, it is different in that the inverter circuit F is realized by the transistor 13. That is, the number of N-type transistors in the inverter circuit F in FIG. 10 is reduced. Since the inverter circuit F propagates the carry line data to the next stage, its drive capability is considerably large. Therefore, by reducing the number of N-type transistors, the area of the adder circuit can be reduced.
【００２６】次に、図２に本発明の第２の実施例に係る
４ビット加算器の構成図を示す。同図に示す加算器は、
図１の回路構成を持つ加算回路を４個並列に接続して
（箱で見れば並列だが接続から見たら直列又はリプルで
接続されている）、４ビット加算器を構成したものであ
る。Next, FIG. 2 shows a block diagram of a 4-bit adder according to a second embodiment of the present invention. The adder shown in FIG.
The four-bit adder is configured by connecting four adder circuits having the circuit configuration of FIG. 1 in parallel (parallel when viewed from the box, but connected in series or ripple when viewed from the connection).
【００２７】同図において、本実施例の４ビット加算器
は、第１の実施例の加算回路２０−１〜２０−ｎを４個
並列に接続して成る加算部２０と、加算部２０内の各加
算回路２０−ｉ毎の第２のゲート回路（ＥＸＯＲゲー
ト）２−ｉ出力と第３のゲート回路（ＥＸＮＯＲゲー
ト）１１−ｉ出力とを、第３のキャリー入力Ｚに基づい
て選択し、当該加算器の和出力Ｓｕｍ０〜Ｓｕｍ３とす
る和選択手段（セレクタ）２１−１〜２１−４と、次式
で決定される伝搬信号Ｐと最上位桁の加算回路２０−１
から出力されるキャリー出力Ｘout とを、第３のキャリ
ー入力Ｚに基づいて選択し、当該加算器のキャリー出力
Ｃｏｕｔとするセレクタ２２とから構成されている。In the figure, the 4-bit adder of the present embodiment includes an adder section 20 in which four adder circuits 20-1 to 20-n of the first embodiment are connected in parallel, and an adder section 20. The second gate circuit (EXOR gate) 2-i output and the third gate circuit (EXNOR gate) 11-i output for each of the adder circuits 20-i are selected based on the third carry input Z. , Sum selecting means (selectors) 21-1 to 21-4 for providing the sum outputs Sum0 to Sum3 of the adder, the propagation signal P determined by the following equation, and the addition circuit 20-1 of the most significant digit.
The carry output Xout output from the selector 22 is selected based on the third carry input Z, and is used as the carry output Cout of the adder.
【００２８】Ｐ＝（Ａ０εＢ０）・（Ａ１εＢ１）・
（Ａ２εＢ２）・（Ａ３εＢ３） ここで、”ε”は排他的論理和を、”・”は論理積を表
す。P = (A0εB0) · (A1εB1) ·
(A2εB2) · (A3εB3) Here, “ε” represents an exclusive OR, and “·” represents a logical product.
【００２９】本実施例の説明に先立ち、図４、図５、及
び図６を参照して、本発明の加算回路の構成が有効とな
り得る基本的な原理説明を行なう。図４は一般的な桁上
げ選択加算器の構成図を、図５は図４における前段の全
加算器ＦＡの入力データ（Ａ，Ｂ）及びキャリー入力Ｃ
ｉｎに対する和Ｓｕｍの真理値表を、また図６は本実施
例の加算器の動作を解かりやすく説明する為の構成図
を、それぞれ示している。Prior to the description of this embodiment, a basic principle by which the configuration of the adder circuit of the present invention can be effective will be described with reference to FIGS. 4, 5 and 6. FIG. 4 is a block diagram of a general carry select adder, and FIG. 5 is input data (A, B) and carry input C of the full adder FA in the preceding stage in FIG.
FIG. 6 shows a truth table of the sum Sum for in, and FIG. 6 is a block diagram for explaining the operation of the adder of this embodiment in an easily understandable manner.
【００３０】通常、加算器においては、入力データ
（Ａ，Ｂ）が（０，０）若しくは（１，１）の組み合わ
せの時、それ自体でキャリーを発生する。即ち、キャリ
ー入力の値に影響されずに、入力データが（０，０）の
時にはキャリー出力は”０”であり、入力データが
（１，１）の時にはキャリー出力は”１”を出力する。
従って、２本のキャリー伝搬の為の信号線を有する桁上
げ選択加算器（以下ＣＳＡという）においては、任意の
桁で入力データが（０，０）、（１，１）の組み合わせ
であった時、それより上位桁に伝わるキャリー伝搬信号
線Ｘout 及びＹout の値は同一の値になる。Usually, in the adder, when the input data (A, B) is a combination of (0, 0) or (1, 1), a carry is generated by itself. That is, the carry output is "0" when the input data is (0,0) and the carry output is "1" when the input data is (1,1) without being affected by the value of the carry input. ..
Therefore, in the carry selection adder (hereinafter referred to as CSA) having two signal lines for carry propagation, the input data is a combination of (0,0) and (1,1) at any digit. At this time, the values of the carry propagation signal lines Xout and Yout that are transmitted to the upper digits are the same.
【００３１】言い換えれば、入力データ（Ａ，Ｂ）が最
下位桁から見て最初の（０，０）、（１，１）の組み合
わせになるビット位置までは、キャリー伝搬信号線Ｘ及
びＹの値は異なっている。また、入力データの組み合わ
せが全て（０，１）または（１，０）の時、キャリー出
力はキャリー入力と等しくなり（Ｘout ＝Ｘin、及びＹ
out ＝Ｙin）、これ以外の時には、全加算器ＦＡで生成
されるキャリーがキャリー出力となる。In other words, up to the first bit position where the input data (A, B) is the first combination (0, 0), (1, 1) from the least significant digit, the carry propagation signal lines X and Y are connected. The values are different. When the input data combinations are all (0,1) or (1,0), the carry output becomes equal to the carry input (Xout = Xin, and Y
out = Yin), otherwise, the carry generated by the full adder FA becomes the carry output.
【００３２】以上のことは、図４の例で確認できる。同
図の加算器では、最下位桁のキャリー入力をＸin＝０、
Ｙin＝１として加算を行なっており、入力データ（Ａ，
Ｂ）が（１，１）である第３桁目までは、その桁のキャ
リー出力はキャリー入力と等しい値を伝搬しているが、
第３桁目以降はキャリー伝搬信号線Ｘout 及びＹoutの
値は同一の値”１”になっている。The above can be confirmed in the example of FIG. In the adder shown in the figure, the carry input of the least significant digit is Xin = 0,
The addition is performed with Yin = 1, and the input data (A,
Up to the third digit where B) is (1,1), the carry output of that digit propagates the same value as the carry input,
From the third digit onward, the values of the carry propagation signal lines Xout and Yout are the same value "1".
【００３３】本発明はこの性質を利用するものであり、
図６に示すように、図４における後段の全加算器をトラ
ンジスタ１３、バストランジスタ１４、及びＥＸＮＯＲ
ゲート１１で構成される付加回路とし、最下位桁の第２
のキャリー入力Ｙinを”０”として加算器を構成するこ
とにより、同等の機能を実現できることが解かる。The present invention utilizes this property,
As shown in FIG. 6, the full adder in the latter stage of FIG. 4 includes a transistor 13, a bus transistor 14, and an EXNOR.
An additional circuit composed of the gate 11 and the second digit of the lowest digit
It is understood that the equivalent function can be realized by configuring the adder with the carry input Yin of "0" as "0".
【００３４】再び図２に戻り、本実施例の動作を説明す
る。データ入力（Ａ，Ｂ）または（１，０）であるＰの
場合は、前段のキャリー入力Ｘin及びＹinの値をそのま
ま次段に伝搬し、この時の和Ｓｕｍの値はＣ＝／Ｄ（”
／”は論理否定を表す）と成ってＣはＤの反転した値と
なる。つまり、図１において、ＥＸＮＯＲゲート１の出
力は”０”で、（１，０）がＥＸＯＲゲート２の入力と
なり、Ｃ＝１、Ｄ＝０となる。Returning to FIG. 2, the operation of this embodiment will be described. In the case of P which is the data input (A, B) or (1, 0), the values of the carry inputs Xin and Yin of the previous stage are directly propagated to the next stage, and the value of the sum Sum at this time is C = / D ( ”
/ "Represents a logical NOT), and C is the inverted value of D. That is, in FIG. 1, the output of the EXNOR gate 1 is" 0 "and (1,0) becomes the input of the EXOR gate 2. , C = 1 and D = 0.
【００３５】また、データ入力（Ａ，Ｂ）が（０，０）
または（１，１）であるＧのの場合には、キャリー出力
Ｙout は”１”となるので、この桁以降の加算回路の和
Ｓｕｍの値は、Ｃ＝Ｄとなる。The data input (A, B) is (0, 0).
Alternatively, in the case of G which is (1,1), the carry output Yout becomes "1", and therefore the value of the sum Sum of the adder circuit after this digit is C = D.
【００３６】以上、和Ｓｕｍについてまとめると図７
（１）及び（２）に示すようになる。尚、図７（１）は
Ｃの値、図７（２）はＤの値を示している。The summary of the sum Sum is shown in FIG.
As shown in (1) and (2). 7 (1) shows the value of C, and FIG. 7 (2) shows the value of D.
【００３７】以上説明したように、本実施例の加算器で
は、第１の実施例の加算回路を並列に接続して構成する
ことにより、図１０におけるインバータ回路ＦのＮ型ト
ランジスタが削減に伴う、加算回路の面積縮小化の効果
の恩恵を受けることになる。尚、加算器のビット数が増
大するに従ってその効果は大きくなる。As described above, in the adder of this embodiment, the N-type transistor of the inverter circuit F in FIG. 10 is reduced due to the addition circuit of the first embodiment being connected in parallel. , Will benefit from the effect of reducing the area of the adder circuit. The effect increases as the number of bits of the adder increases.
【００３８】[0038]
【発明の効果】以上のように本発明の加算回路によれ
ば、第１のゲート回路で２つの入力データの排他的論理
和をとり、第２のゲート回路で第１のゲート回路出力と
第１のキャリー入力の排他的論理和をとり、前桁からの
真のキャリー入力が”０”であると想定した時の第１の
和出力を生成し、第３のゲート回路で第２のゲート回路
出力と第２のキャリー入力との排他的論理否定和をと
り、真のキャリー入力が”１”であると想定した時の第
２の和出力を生成し、また、次桁へのキャリー出力を生
成するために、第１のキャリー生成手段で２つの入力及
び第１のキャリー入力から第１のキャリー出力を生成
し、第２のキャリー生成手段で第１のゲート出力及び第
２のキャリー入力から、当該加算回路の桁でキャリーを
発生すべきデータ入力の組み合わせが入力されたか否か
を判断して、第２のキャリー出力を生成することとした
ので、第２のキャリー生成手段におい従来必要とされた
インバータ回路をトランジスタで実現でき、高速で、且
つ加算回路の面積縮小化の可能な加算回路を提供するこ
とができる。As described above, according to the adder circuit of the present invention, the first gate circuit takes an exclusive OR of two input data, and the second gate circuit outputs the first gate circuit output and the first gate circuit output. The exclusive OR of the carry input of 1 is taken to generate the first sum output when the true carry input from the first digit is assumed to be "0", and the second gate is output by the third gate circuit. The exclusive OR of the circuit output and the second carry input is taken to generate the second sum output when the true carry input is assumed to be "1", and the carry output to the next digit. To generate the first carry output from the two inputs and the first carry input, and the second carry generation means to generate the first gate output and the second carry input. From the input of data that should generate a carry at the digit of the adder circuit Since the second carry output is generated by judging whether or not the matching is input, the inverter circuit conventionally required in the second carry generating means can be realized with the transistor, and the high speed operation can be realized. An adder circuit capable of reducing the area of the adder circuit can be provided.
【００３９】また、本発明の加算器によれば、本発明の
加算回路をｎ個（ｎは任意の整数）並列に接続して加算
部を構成し、各加算回路毎の第２のゲート回路出力と第
３のゲート回路出力とを、和選択手段で第３のキャリー
入力に基づいて選択し、当該加算器の和出力とすること
としたので、高速で、且つ加算器の面積縮小化の可能な
加算器を提供することができる。Further, according to the adder of the present invention, the n adder circuits of the present invention (n is an arbitrary integer) are connected in parallel to form an adder unit, and the second gate circuit for each adder circuit is provided. Since the output and the output of the third gate circuit are selected by the sum selecting means based on the third carry input and are used as the sum output of the adder, it is possible to reduce the area of the adder at high speed. A possible adder can be provided.
【図１】本発明の第１の実施例に係る加算回路の回路構
成図である。FIG. 1 is a circuit configuration diagram of an adder circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係る４ビット加算器の
構成図である。FIG. 2 is a configuration diagram of a 4-bit adder according to a second embodiment of the present invention.
【図３】第１の実施例の加算回路における入力データに
対するキャリー出力の関係説明図である。FIG. 3 is an explanatory diagram of a carry output relationship with respect to input data in the adder circuit according to the first embodiment.
【図４】第２の実施例の加算器を説明する為の一般的な
桁上げ選択加算器の動作説明図である。FIG. 4 is an operation explanatory diagram of a general carry selection adder for explaining the adder of the second embodiment.
【図５】図４における前段の全加算器の入力データ及び
キャリー入力に対する和の真理値表である。5 is a truth table of a sum for input data and a carry input of the full adder in the preceding stage in FIG.
【図６】第２の実施例の加算器の動作を解かりやすく説
明する為の動作説明図である。FIG. 6 is an operation explanatory view for explaining the operation of the adder of the second exemplary embodiment in an easily understandable manner.
【図７】第２の実施例の加算器における各桁の加算回路
の和の値と入力データとの関係説明図であり、図７
（１）はＣの値、図７（２）はＤの値をそれぞれ説明す
る図である。FIG. 7 is an explanatory diagram of the relationship between the sum value of the adder circuit of each digit and the input data in the adder of the second embodiment.
FIG. 7A is a diagram illustrating the value of C, and FIG. 7B is a diagram illustrating the value of D.
【図８】従来の４つのブロックに分割された１６ビット
加算器の構成図である。FIG. 8 is a configuration diagram of a conventional 16-bit adder divided into four blocks.
【図９】図８で使用する４ビット加算器の構成図であ
る。9 is a configuration diagram of a 4-bit adder used in FIG. 8. FIG.
【図１０】図９で使用する加算回路の回路構成図であ
る。10 is a circuit configuration diagram of an adder circuit used in FIG. 9. FIG.
１ 第１のゲート回路（２入力ＥＸＮＯＲゲート） ２ 第２のゲート回路（２入力ＥＸＯＲゲート） ３ 第１のキャリー生成手段 ４ ２入力ＮＡＮＤゲート ５ ２入力ＮＯＲゲート ６ インバータ回路 ７ バストランジスタ ８ ＮＯＴゲート １１ 第３のゲート回路（２入力ＥＸＮＯＲゲート） １２ 第２のキャリー生成手段 １３ トランジスタ １４ バストランジスタ ＦＡ 全加算器 Ａ，Ｂ 入力データ Ｘ，Ｙ キャリーライン Ｘin 第１のキャリー入力 Ｘout 第１のキャリー出力 Ｙin 第２のキャリー入力 Ｙout 第２のキャリー出力 Ｓｕｍ，Ｃ，Ｄ 和 ２０−１〜２０−ｎ 加算回路 ２０ 加算部 Ｚ 第３のキャリー入力 Ｓｕｍ０〜Ｓｕｍ３ 和出力 ２１−１〜２１−４ 和選択手段（セレクタ） Ｐ 伝搬信号 ２２ セレクタ １０１〜１０４ ４ビット加算器 １１１〜１１４ 桁上がりセレクタ １２１〜１２４ 出力セレクタ １３ｊ，１４ｊ 全加算器 Ａ０，Ｂ０〜Ａ１５，Ｂ１５ 入力データ Ｃｉｎ キャリー入力 Ｃｏｕｔｊ キャリー Ｓｕｍｊ 和 Ｍ，Ｎ キャリーライン Ｆ インバータ回路 1 1st gate circuit (2 input EXNOR gate) 2 2nd gate circuit (2 input EXOR gate) 3 1st carry generation means 4 2 input NAND gate 5 2 input NOR gate 6 inverter circuit 7 bus transistor 8 NOT gate 11 Third Gate Circuit (2-Input EXNOR Gate) 12 Second Carry Generation Means 13 Transistor 14 Bus Transistor FA Full Adder A, B Input Data X, Y Carry Line Xin First Carry Input Xout First Carry Output Yin second carry input Yout second carry output Sum, C, D sum 20-1 to 20-n adder circuit 20 adder Z third carry input Sum0 to Sum3 sum output 21-1 to 21-4 sum selection Means (selector) P Propagation signal 22 Selectors 101 to 104 4-bit adder 11-114 digit up selector 121-124 output selector 13j, 14j full adder A0, B0~A15, B15 input data Cin carry input Coutj carry Sumj sum M, N carry lines F inverter circuit
Claims (2)
第１のゲート回路と、前記第１のゲート回路出力と第１
のキャリー入力の排他的論理和をとる第２のゲート回路
と、前記２つの入力及び前記第１のキャリー入力から第
１のキャリー出力を生成する第１のキャリー生成手段
と、前記第２のゲート回路出力と第２のキャリー入力と
の排他的論理否定和をとる第３のゲート回路と、前記第
１のゲート出力及び前記第２のキャリー入力から第２の
キャリー出力を生成する第２のキャリー生成手段とを有
することを特徴とする加算回路。1. A first gate circuit for obtaining an exclusive OR of two input data, an output of the first gate circuit and a first gate circuit.
Second gate circuit for exclusive-ORing the carry inputs of the above, first carry generating means for generating a first carry output from the two inputs and the first carry input, and the second gate A third gate circuit that performs an exclusive OR operation of the circuit output and the second carry input, and a second carry that generates a second carry output from the first gate output and the second carry input. An adder circuit comprising: a generating unit.
任意の整数）並列に接続して成る加算部と、前記加算部
内の各加算回路毎の前記第２のゲート回路出力と前記第
３のゲート回路出力とを、第３のキャリー入力に基づい
て選択し、当該加算器の和出力とする和選択手段とを有
することを特徴とするｎビット加算器。2. An adder unit configured by connecting n (n is an arbitrary integer) adder circuits according to claim 1 in parallel, and an output of the second gate circuit for each adder circuit in the adder unit. An n-bit adder that selects the output of the third gate circuit based on a third carry input and that is a sum output of the adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06385592A JP3207490B2 (en) | 1992-03-19 | 1992-03-19 | Adder circuit and n-bit adder using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06385592A JP3207490B2 (en) | 1992-03-19 | 1992-03-19 | Adder circuit and n-bit adder using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265712A true JPH05265712A (en) | 1993-10-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108239727A (en) * | 2016-12-23 | 2018-07-03 | 株式会社Posco | Two phase stainless steel and its manufacturing method with excellent anticorrosive |
-
1992
- 1992-03-19 JP JP06385592A patent/JP3207490B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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