JPH05265703A - Register circuit - Google Patents

Abstract

PURPOSE:To provide a register circuit which stores data and can be constructed with an address input having a small number of bits and in a comparatively small circuit scale despite of a large quantity of data to be stored. CONSTITUTION:A register circuit consists of a register file 1 which contains m-bit and n-stage shift registers R1-Rm, an input receiver/output drive 7 which inputs and outputs the data, a data multiplexer 4 which switches the external write data and the output data received from the final stage R1n,..., or Rmn of the register R1 or Rm and inputs these data to the file 1, an address decoder 2 which decodes the address input ADR, and a timing generating circuit 3 which controls the reading or writing operation based on the decoding result RS and the external control signal STR2. Then, the file 1 is continuously read or written by (n) times.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＬＳＩ等の半導体装置に
おいて、データを記憶するレジスタ回路に係り、特に、
記憶するデータ量が多い場合にも、少ないビット数のア
ドレス入力で、比較的少ない回路規模で構成できるレジ
スタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a register circuit for storing data in a semiconductor device such as an LSI.
The present invention relates to a register circuit that can be configured with a relatively small circuit scale by inputting an address with a small number of bits even when the amount of data to be stored is large.

【０００２】近年、ＡＳＩＣ（特定用途ＩＣ）やＡＳＳ
Ｐ（特定用途標準品ＩＣ）等のＬＳＩが多数開発されて
いる。これらのＬＳＩは、回路搭載サイズが大きくなる
に伴い、コストパフォーマンス等多くを要求されてい
る。このため、比較的小規模の回路で効率の良いレジス
タ回路を構成する必要がある。In recent years, ASIC (application specific IC) and ASS
Many LSIs such as P (standard IC for specific purpose) have been developed. These LSIs are required to have a lot of cost performance and the like as the circuit mounting size increases. Therefore, it is necessary to construct an efficient register circuit with a relatively small scale circuit.

【０００３】[0003]

【従来の技術】図５に、従来のレジスタ回路（第１従来
例）の構成図を示す。この第１従来例のレジスタ回路
は、ｎビットのレジスタＲ１〜Ｒｍからなるレジスタフ
ァイル１０１と、レジスタファイル１０１の出力を選択
する出力データマルチプレクサ１０４と、レジスタファ
イル１０１の入出力インタフェースである入力ドライバ
及び出力ドライバ１０７と、アドレスＡＤＲ及びストロ
ーブ信号ＳＴＲからレジスタ選択信号ＳＲ１〜ＳＲｍ、
書き込みストローブ信号ＷＳ、出力データ選択信号ＳＥ
Ｌ１、及び入出力切り換え信号ＳＥＬ２を生成して、各
構成要素を制御するアドレスデコーダ及びタイミング発
生回路１０２とから構成されている。2. Description of the Related Art FIG. 5 shows a block diagram of a conventional register circuit (first conventional example). The register circuit of the first conventional example includes a register file 101 composed of n-bit registers R1 to Rm, an output data multiplexer 104 for selecting an output of the register file 101, an input driver which is an input / output interface of the register file 101, and The output driver 107 and the register selection signals SR1 to SRm from the address ADR and the strobe signal STR,
Write strobe signal WS, output data selection signal SE
It is composed of an L1 and an address decoder / timing generation circuit 102 that generates an input / output switching signal SEL2 and controls each component.

【０００４】つまり、この第１従来例の構成は、レジス
タＲ１〜Ｒｍ毎にアドレスを割り付け、レジスタファイ
ル１０１の構成もデータ型のフリップフロップを単純に
並べたものであった。In other words, in the configuration of the first conventional example, addresses are assigned to the registers R1 to Rm, and the configuration of the register file 101 is also a simple arrangement of data type flip-flops.

【０００５】また、図６は、第２従来例のレジスタ回路
の構成図である。第２従来例のレジスタ回路の構成は、
第１従来例に対してアドレスカウンタ１０５及びアドレ
スデコーダ１０６を付加し、外部からのアドレス入力Ａ
ＤＲのビット数を減らした構成である。FIG. 6 is a block diagram of the register circuit of the second conventional example. The configuration of the register circuit of the second conventional example is
An address counter 105 and an address decoder 106 are added to the first conventional example, and an address input A from the outside is input.
This is a configuration in which the number of DR bits is reduced.

【０００６】ところが、これら従来のレジスタ回路にお
いては、次のような問題がある。即ち、第１従来例で
は、記憶するデータが多い場合、レジスタファイルの容
量も大きくなり、それに伴ってアドレス入力ＡＤＲのビ
ット数も増加する。また、読み出し用の出力データマル
チプレクサ１０４の入力ＩＤ１１〜ＩＤ１ｎ，…，ＩＤ
ｍ１〜ＩＤｍｎも、レジスタファイル１０１の容量の増
加に伴って増加し、全体として回路規模が増大する。However, these conventional register circuits have the following problems. That is, in the first conventional example, when the amount of data to be stored is large, the capacity of the register file also becomes large, and the number of bits of the address input ADR also increases accordingly. Further, inputs ID11 to ID1n, ..., ID of the output data multiplexer 104 for reading
m1 to IDmn also increase as the capacity of the register file 101 increases, and the circuit scale increases as a whole.

【０００７】また、第２従来例においては、アドレスカ
ウンタ１０５が必要となり、また第１従来例と同様に、
読み出し用の出力データマルチプレクサ１０４の入力Ｉ
Ｄ１１〜ＩＤ１ｎ，…，ＩＤｍ１〜ＩＤｍｎも、レジス
タファイル１０１の容量の増加に伴って増加し、全体と
して回路規模が増大する。Further, in the second conventional example, the address counter 105 is required, and similarly to the first conventional example,
Input I of output data multiplexer 104 for reading
D11 to ID1n, ..., IDm1 to IDmn also increase as the capacity of the register file 101 increases, and the circuit scale increases as a whole.

【０００８】更に、大量のデータを保持する場合には、
ＲＡＭ（Random Access Memory）が用いられることがあ
るが、内部で一度に使用される場合には、内部でラッチ
等の他の記憶装置に値を複写して使用する必要があり、
かえって回路の増大を招いていた。Further, when holding a large amount of data,
RAM (Random Access Memory) is sometimes used, but when it is used internally at once, it is necessary to copy the value to another storage device such as a latch and use it internally.
On the contrary, the circuit was increased.

【０００９】[0009]

【発明が解決しようとする課題】従って、従来のレジス
タ回路においては、記憶するデータ量が多い場合、アド
レス入力のビット数が増加すると共に、回路全体の規模
が増大するという問題があった。Therefore, in the conventional register circuit, when the amount of data to be stored is large, the number of bits of the address input increases and the scale of the entire circuit increases.

【００１０】本発明は、上記問題点を解決するもので、
記憶するデータ量が多い場合にも、アドレス入力のビッ
ト数の増加がなく、比較的少ない回路規模で構成される
レジスタ回路を提供することを目的とする。The present invention solves the above problems,
An object of the present invention is to provide a register circuit configured with a relatively small circuit scale without increasing the number of address input bits even when a large amount of data is stored.

【００１１】[0011]

【課題を解決するための手段】図１及び図２は本発明の
原理説明図である。上記課題を解決するために、本発明
の第１の特徴のレジスタ回路は、図１に示す如く、ｍビ
ット（ｍは任意の正整数）のｎ段（ｎは任意の正整数）
シフトレジスタＲ１〜Ｒｍを備えるレジスタファイル１
と、当該レジスタ回路のデータの入出力を行なう入力レ
シーバ及び出力ドライバ７と、外部からの書き込みデー
タと前記シフトレジスタＲ１，…，またはＲｍの最終出
力段Ｒ１ｎ，…，またはＲｍｎからの出力データとを切
り換えて前記レジスタファイル１に入力するデータマル
チプレクサ４と、アドレス入力ＡＤＲをデコードするア
ドレスデコーダ２と、前記アドレスデコーダ２のデコー
ド結果ＲＳ及び外部制御信号ＳＴＲ２に基づき、前記レ
ジスタファイル１の読み出しまたは書き込みの動作制御
を行なうタイミング発生回路３とを有して構成し、前記
レジスタファイル１の読み出しまたは書き込みの動作を
ｎ回連続して行なう。1 and 2 are explanatory views of the principle of the present invention. In order to solve the above problems, the register circuit of the first feature of the present invention is, as shown in FIG. 1, m-bit (m is any positive integer) n stages (n is any positive integer).
Register file 1 including shift registers R1 to Rm
An input receiver and output driver 7 for inputting / outputting data of the register circuit, write data from the outside, and output data from the final output stage R1n, ..., Or Rmn of the shift register R1 ,. And a data multiplexer 4 for switching the input to the register file 1, an address decoder 2 for decoding the address input ADR, and a read or write of the register file 1 based on a decoding result RS of the address decoder 2 and an external control signal STR2. And a timing generation circuit 3 for controlling the operation of the register file 1 for reading or writing the register file 1 continuously n times.

【００１２】また、本発明の第２の特徴のレジスタ回路
は、請求項１に記載のレジスタ回路において、図２に示
す如く、前記レジスタファイル１のシリアル出力をパラ
レルデータに変換するシリアル／パラレル変換回路６
と、前記データマルチプレクサ４のパラレル出力をシリ
アルデータに変換して前記レジスタファイル１に入力す
るパラレル／シリアル変換回路５とを有して構成する。The register circuit according to the second aspect of the present invention is the register circuit according to claim 1, wherein the serial output of the register file 1 is converted into parallel data as shown in FIG. Circuit 6
And a parallel / serial conversion circuit 5 for converting the parallel output of the data multiplexer 4 into serial data and inputting it to the register file 1.

【００１３】更に、本発明の第３の特徴のレジスタ回路
は、請求項１または２に記載のレジスタ回路において、
図１及び図２に示す如く、前記タイミング発生回路３
は、読み出し動作時には、前記レジスタファイル１から
の出力データを外部に出力すると共に、前記レジスタフ
ァイル１に再書き込みするよう制御する。Further, the register circuit of the third feature of the present invention is the register circuit according to claim 1 or 2.
As shown in FIGS. 1 and 2, the timing generation circuit 3
Controls to output the output data from the register file 1 to the outside and rewrite the data in the register file 1 during the read operation.

【００１４】[0014]

【作用】本発明の第１、第２、及び第３の特徴のレジス
タ回路では、図１に示す如く、レジスタファイル１にデ
ータを書き込む時には、データＤＡＴＡは、入力レシー
バ及び出力ドライバ７並びにデータマルチプレクサ４を
経由してレジスタファイル１へ入力される。この時、レ
ジスタファイル１内のシフトレジスタＲｉ（ｉ＝１〜
ｍ）は、シリアルに転送されてくるデータを順次シフト
して保持する。ｎビットのデータが書き込まれると、シ
フトレジスタＲｉは全てのフリップフロップＲｉ１〜Ｒ
ｉｎにデータが保持される。In the register circuits of the first, second and third features of the present invention, as shown in FIG. 1, when writing data to the register file 1, the data DATA is the input receiver and output driver 7 and the data multiplexer. It is input to the register file 1 via 4. At this time, the shift register Ri (i = 1 to 1 in the register file 1
m) sequentially shifts and holds the serially transferred data. When n-bit data is written, the shift register Ri has all the flip-flops Ri1 to R1.
The data is stored in in.

【００１５】また、レジスタファイル１からデータを読
み出す時には、シフトレジスタＲｉの最終出力段Ｒｉｎ
からの出力データが、入力レシーバ及び出力ドライバ７
を経由してデータバスＤＡＴＡに出力される。この時、
第３の特徴のレジスタ回路では、読み出しによってフリ
ップフロップＲｉ１〜Ｒｉｎに保持されたデータが破壊
されないように、データマルチプレクサ４でシフトレジ
スタＲｉの最終出力段Ｒｉｎからの出力データが選択さ
れて、再びシフトレジスタＲｉに書き込まれる。When reading data from the register file 1, the final output stage Rin of the shift register Ri is used.
Output data from the input receiver and output driver 7
Is output to the data bus DATA via. At this time,
In the register circuit of the third feature, the output data from the final output stage Rin of the shift register Ri is selected by the data multiplexer 4 so that the data held in the flip-flops Ri1 to Rin is not destroyed by the reading and the shift is performed again. It is written in the register Ri.

【００１６】従って、本発明のレジスタ回路では、書き
込みと読み出しは、シフトレジスタＲｉのフリップフロ
ップＲｉ１〜Ｒｉｎの数だけ連続的に行なう必要がある
ものの、アドレス入力ＡＤＲのビット数の増加は必要な
く、また回路規模は、シフトレジスタの増加分だけに依
存し、比較的少ない回路規模でレジスタ回路を構成する
ことができる。Therefore, in the register circuit of the present invention, writing and reading must be continuously performed by the number of flip-flops Ri1 to Rin of the shift register Ri, but the number of bits of the address input ADR need not be increased, and Further, the circuit scale depends only on the increment of the shift register, and the register circuit can be configured with a relatively small circuit scale.

【００１７】また、本発明の第２の特徴のレジスタ回路
では、シリアル／パラレル変換回路６、及びパラレル／
シリアル変換回路５を付加することにより、外部回路と
パラレルデータによるインタフェースを取ることがで
き、回路のレイアウトとして、配線領域を比較的少なく
することができる。In the register circuit of the second feature of the present invention, the serial / parallel conversion circuit 6 and the parallel / parallel conversion circuit 6 are provided.
By adding the serial conversion circuit 5, an external circuit can be interfaced with parallel data, and the wiring area can be relatively reduced as a circuit layout.

【００１８】[0018]

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図３に本発明の一実施例に係るレジスタ回路
の構成図を示す。本実施例のレジスタ回路は、ｍビット
×ｎワードのリード／ライト可能なパラメータレジスタ
である。Embodiments of the present invention will now be described with reference to the drawings. FIG. 3 shows a block diagram of a register circuit according to an embodiment of the present invention. The register circuit of the present embodiment is a m / n word readable / writable parameter register.

【００１９】同図において、本実施例のレジスタ回路
は、ｍビット（ｍは任意の正整数）のｎ段（ｎは任意の
正整数）シフトレジスタＲ１〜Ｒｍを備えるレジスタフ
ァイル１と、データＤＡＴＡを入力する入力レシーバ８
と、データＤＡＴＡを出力する出力ドライバ９と、外部
からの書き込みデータとシフトレジスタＲｉ（ｉ＝１〜
ｍ）の最終出力段Ｒｉｎからの出力データとを切り換え
てシフトレジスタＲｉに入力するデータマルチプレクサ
４と、チップ選択信号ＣＳ＃がアクティブの時にアドレ
ス入力ＡＤＲをデコードしてシフトレジスタＲｉを選択
するレジスタ選択信号ＲＳｉを生成するアドレスデコー
ダ２と、レジスタ選択信号ＲＳｉ及び外部制御信号ＳＴ
Ｒ２（ライト信号ＷＲ＃、及びリード信号ＲＤ＃）に基
づき、レジスタファイル１の読み出しまたは書き込みの
動作制御を行なうタイミング発生回路３とから構成され
ている。In the figure, the register circuit of the present embodiment has a register file 1 having m-bit (m is any positive integer) n-stage (n is any positive integer) shift registers R1 to Rm, and data DATA. Input receiver 8 to input
, An output driver 9 that outputs data DATA, write data from the outside, and a shift register Ri (i = 1 to 1).
m) A data multiplexer 4 for switching the output data from the final output stage Rin and inputting it to the shift register Ri, and a register selection for decoding the address input ADR and selecting the shift register Ri when the chip selection signal CS # is active. Address decoder 2 for generating signal RSi, register selection signal RSi and external control signal ST
The timing generation circuit 3 controls the read or write operation of the register file 1 based on R2 (write signal WR # and read signal RD #).

【００２０】尚、前記ｍビットのｎ段シフトレジスタＲ
１〜Ｒｍにおいて、ｍは１レジスタのビット長（ｍ本、
ｍワード）を示し、ｎはシフトレジスタの段数（ｎビッ
ト）を示す。また、タイミング発生回路３が生成する制
御信号は、シフトレジスタＲｉのシフトクロックＳＣＫ
ｉと、データマルチプレクサ４の選択、並びに出力ドラ
イバ９の駆動を制御する入出力切り換え信号ＳＥＬであ
る。The m-bit n-stage shift register R
1 to Rm, m is the bit length of one register (m,
m word), and n represents the number of stages (n bits) of the shift register. The control signal generated by the timing generation circuit 3 is the shift clock SCK of the shift register Ri.
i and an input / output switching signal SEL for controlling the selection of the data multiplexer 4 and the driving of the output driver 9.

【００２１】図４は、本実施例の動作を説明するタイミ
ングチャートであり、図４（１）は書き込み、図４
（２）は読み出しのタイミングを示す。先ず、書き込み
動作においては、アドレスＡＤＲとチップ選択信号ＣＳ
＃が確定すると、レジスタ選択信号ＲＳｉがアクティブ
となり、ライト信号ＷＲ＃のアサートでシフトクロック
ＳＣＫｉがアクティブとなる。この場合、リード信号Ｒ
Ｄ＃がアクティブでないので入出力切り換え信号ＳＥＬ
は常に“Ｌ”レベルである。従って、データマルチプレ
クサ４の出力は常に外部データバスＤＡＴＡの値とな
る。FIG. 4 is a timing chart for explaining the operation of this embodiment, and FIG.
(2) shows the read timing. First, in the write operation, the address ADR and the chip selection signal CS
When # is determined, the register selection signal RSi becomes active, and the shift clock SCKi becomes active by asserting the write signal WR #. In this case, the read signal R
Input / output switching signal SEL because D # is not active
Is always at "L" level. Therefore, the output of the data multiplexer 4 is always the value of the external data bus DATA.

【００２２】ライト信号ＷＲ＃のネゲートによって、シ
フトクロックＳＣＫｉはインアクティブとなり、この立
ち上がりエッジで初段のフリップフロップＲｉ１にデー
タがラッチされる。この時、レジスタファイル１はシフ
タ構成なので、フリップフロップＲｉｊ（ｊ＝１〜ｎ−
１）のデータはフリップフロップＲｉｊ＋１にラッチさ
れる。この一連の書き込み動作は、ｎ回連続して行なわ
れる。The negation of the write signal WR # makes the shift clock SCKi inactive, and the data is latched in the first-stage flip-flop Ri1 at the rising edge. At this time, since the register file 1 has a shifter configuration, the flip-flop Rij (j = 1 to n-
The data 1) is latched in the flip-flop Rij + 1. This series of write operations is continuously performed n times.

【００２３】次に、読み出し動作においては、アドレス
ＡＤＲとチップ選択信号ＣＳ＃が確定すると、レジスタ
選択信号ＲＳｉがアクティブとなり、リード信号ＲＤ＃
のアサートでシフトクロックＳＣＫｉがアクティブとな
る。また同時に、入出力切り換え信号ＳＥＬがアサート
となり、出力ドライバ９のゲートが開いてデータが読み
出される。また、入出力切り換え信号ＳＥＬがアサート
により、データマルチプレクサ４の出力がシフトレジス
タＲｉの最終出力段Ｒｉｎからの値となる。Next, in the read operation, when the address ADR and the chip selection signal CS # are determined, the register selection signal RSi becomes active and the read signal RD #.
Is asserted, the shift clock SCKi becomes active. At the same time, the input / output switching signal SEL is asserted, the gate of the output driver 9 is opened, and the data is read. Further, when the input / output switching signal SEL is asserted, the output of the data multiplexer 4 becomes the value from the final output stage Rin of the shift register Ri.

【００２４】リード信号ＲＤ＃のネゲートによって、シ
フトクロックＳＣＫｉはインアクティブとなり、この立
ち上がりエッジで初段のフリップフロップＲｉ１にデー
タがラッチされる。この読み出し動作では、データマル
チプレクサ４の出力が常にシフトレジスタＲｉの最終出
力段Ｒｉｎからの値となり、これによってできるループ
によりリングバッファを構成することになる。The shift clock SCKi becomes inactive due to the negation of the read signal RD #, and the data is latched in the first-stage flip-flop Ri1 at this rising edge. In this read operation, the output of the data multiplexer 4 is always the value from the final output stage Rin of the shift register Ri, and the loop formed thereby constitutes a ring buffer.

【００２５】従って、この読み出し動作は、ｎ回連続し
て行なわれ、その都度データが外部へ読み出されると共
に、内部データがシフトレジスタＲｉの中を循環する。
また、本実施例の変形例（第１の変形例）として、ｍビ
ットのデータバスＤＡＴＡとのインタフェースを持ち、
レジスタ選択信号をＲＳ、シフトクロックをＳＣＫとし
て、それぞれ単一の制御信号でシフト動作を制御し、同
様の動作を行なえば、レジスタファイル１をｍビット×
ｎワードのパラメータレジスタとして捉えることができ
る。この場合、内部の他の回路は、内部データＩＤ１，
ＩＤ２，…，ＩＤｎを、内部データＩＤ１１〜ＩＤｍ
１，ＩＤ１２〜ＩＤｍ２，…，ＩＤ１ｎ〜ＩＤｍｎとし
て一度に得ることが可能となる。また、この場合、アド
レスＡＤＲのビット数はより少なくすることができる。Therefore, this read operation is continuously performed n times, each time the data is read to the outside and the internal data circulates in the shift register Ri.
Further, as a modified example (first modified example) of the present embodiment, it has an interface with an m-bit data bus DATA,
If the register selection signal is RS and the shift clock is SCK, the shift operation is controlled by a single control signal, and if the same operation is performed, the register file 1 is m bits ×
It can be regarded as an n-word parameter register. In this case, the other circuits inside the internal data ID1,
ID2, ..., IDn are converted to internal data ID11 to IDm
1, ID12 to IDm2, ..., ID1n to IDmn can be obtained at one time. Further, in this case, the number of bits of the address ADR can be reduced.

【００２６】更に、他の変形例（第２の変形例）として
は、ｍ＝１として、図２に示すように、レジスタファイ
ル１のシリアル出力をパラレルデータに変換するシリア
ル／パラレル変換回路６と、データマルチプレクサ４の
パラレル出力をシリアルデータに変換してレジスタファ
イル１に入力するパラレル／シリアル変換回路５とを備
えた構成が考えられる。この場合、回路レイアウト上、
配線領域を比較的少なくすることが可能である。Further, as another modification (second modification), when m = 1, as shown in FIG. 2, a serial / parallel conversion circuit 6 for converting the serial output of the register file 1 into parallel data. A parallel / serial conversion circuit 5 for converting the parallel output of the data multiplexer 4 into serial data and inputting it to the register file 1 can be considered. In this case, on the circuit layout,
It is possible to make the wiring area relatively small.

【００２７】[0027]

【発明の効果】以上説明したように、本発明によれば、
レジスタファイルをｍビット（ｍは任意の正整数）のｎ
段（ｎは任意の正整数）シフトレジスタで構成し、書き
込み時には、シリアルに転送されてくるデータを順次シ
フトして保持し、また、データの読み出し時には、シフ
トレジスタの最終出力段からの出力データを外部に出力
すると共に、再度シフトレジスタＲｉに書き込むように
したので、書き込み及び読み出し動作は、シフトレジス
タのフリップフロップの数だけ連続的に行なう必要があ
るものの、アドレス入力のビット数の増加は必要なく、
また回路規模は、シフトレジスタの増加分だけに依存
し、比較的少ない回路規模で構成可能なレジスタ回路を
提供することができる。As described above, according to the present invention,
Register file with m bits (m is an arbitrary positive integer) n
Stage (n is any positive integer) shift register, serially transferred data is sequentially shifted and held at the time of writing, and output data from the final output stage of the shift register at the time of reading data. Is output to the outside and is written again to the shift register Ri, the write and read operations must be continuously performed by the number of flip-flops of the shift register, but the number of address input bits must be increased. Without
Further, the circuit scale depends only on the increment of the shift register, and it is possible to provide a register circuit which can be configured with a relatively small circuit scale.

【００２８】また、本発明によれば、シリアル／パラレ
ル変換回路及びパラレル／シリアル変換回路を付加する
ことにより、外部回路とパラレルデータによるインタフ
ェースを取ることができ、また回路のレイアウトとし
て、配線領域を比較的少ない面積で実現可能なレジスタ
回路を提供することができる。Further, according to the present invention, by adding a serial / parallel conversion circuit and a parallel / serial conversion circuit, it is possible to interface with an external circuit by parallel data, and the wiring area is used as a circuit layout. A register circuit that can be realized with a relatively small area can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】本発明の原理説明図である。FIG. 2 is a diagram illustrating the principle of the present invention.

【図３】本発明の一実施例に係るレジスタ回路の構成図
である。FIG. 3 is a configuration diagram of a register circuit according to an embodiment of the present invention.

【図４】実施例の動作を説明するタイミングチャートで
あり、図４（１）は書き込み動作、図４（２）は読み出
し動作である。FIG. 4 is a timing chart for explaining the operation of the embodiment, FIG. 4 (1) is a write operation, and FIG. 4 (2) is a read operation.

【図５】従来のレジスタ回路（第１従来例）の構成図で
ある。FIG. 5 is a configuration diagram of a conventional register circuit (first conventional example).

【図６】従来のレジスタ回路（第２従来例）の構成図で
ある。FIG. 6 is a configuration diagram of a conventional register circuit (second conventional example).

【符号の説明】[Explanation of symbols]

１，１０１…レジスタファイル Ｒ１〜Ｒｍ…ｎビットシフトレジスタ Ｒｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）…フリップフロップ ２…アドレスデコーダ ３…タイミング発生回路 ４，４’…データマルチプレクサ ５…パラレル／シリアル変換回路 ６…シリアル／パラレル変換回路 ７，７’，１０７…入力レシーバ及び出力ドライバ ８…入力レシーバ ９…出力ドライバ ＤＡＴＡ…（外部）データ（バス） ＡＤＲ…アドレス入力 ＳＴＲ１，ＳＴＲ２…外部制御信号 ＣＳ＃…チップ選択信号 ＷＲ＃…ライト信号 ＲＤ＃…リード信号 ＲＳ，ＲＳ１〜ＲＳｍ…レジスタ選択信号 ＳＣＫ，ＳＣＫ１〜ＳＣＫｍ…シフトクロック ＳＥＬ，ＳＥＬ１，ＳＥＬ２…入出力切り換え信号 ＩＤ１〜ＩＤｎ…内部データ ＩＤ１１〜ＩＤｍ１，…，ＩＤ１ｎ〜ＩＤｍｎ…内部デ
ータ １０２…アドレスデコーダ及びタイミング発生回路 １０４…出力データマルチプレクサ １０５…アドレスカウンタ １０６…アドレスデコーダ ＳＲ１〜ＳＲｍ…レジスタ選択信号 ＷＳ…書き込みストローブ信号 ＩＤ１１〜ＩＤ１ｎ，…，ＩＤｍ１〜ＩＤｍｎ…内部デ
ータ1, 101 ... Register files R1 to Rm ... n bit shift register Rij (i = 1 to m, j = 1 to n) ... Flip-flop 2 ... Address decoder 3 ... Timing generation circuit 4, 4 '... Data multiplexer 5 ... Parallel / Serial conversion circuit 6 ... Serial / parallel conversion circuit 7, 7 ', 107 ... Input receiver and output driver 8 ... Input receiver 9 ... Output driver DATA ... (External) data (bus) ADR ... Address input STR1, STR2 ... External control Signal CS # ... Chip selection signal WR # ... Write signal RD # ... Read signal RS, RS1 to RSm ... Register selection signal SCK, SCK1 to SCKm ... Shift clock SEL, SEL1, SEL2 ... Input / output switching signal ID1 to IDn ... Internal data ID11 to IDm1, ..., ID1n to ID n ... internal data 102 ... address decoder and timing generation circuit 104 ... output data multiplexer 105 ... address counter 106 ... address decoder SR1 to SRm ... register select signal WS ... write strobe signal ID11~ID1n, ..., IDm1~IDmn ... internal data

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ｍビット（ｍは任意の正整数）のｎ段
（ｎは任意の正整数）シフトレジスタ（Ｒ１〜Ｒｍ）を
備えるレジスタファイル（１）と、当該レジスタ回路の
データの入出力を行なう入力レシーバ及び出力ドライバ
（７）と、外部からの書き込みデータと前記シフトレジ
スタ（Ｒ１，…，またはＲｍ）の最終出力段（Ｒ１ｎ，
…，またはＲｍｎ）からの出力データとを切り換えて前
記レジスタファイル（１）に入力するデータマルチプレ
クサ（４）と、アドレス入力（ＡＤＲ）をデコードする
アドレスデコーダ（２）と、前記アドレスデコーダ
（２）のデコード結果（ＲＳ）及び外部制御信号（ＳＴ
Ｒ２）に基づき、前記レジスタファイル（１）の読み出
しまたは書き込みの動作制御を行なうタイミング発生回
路（３）とを有し、 前記レジスタファイル（１）の読み出しまたは書き込み
の動作をｎ回連続して行なうことを特徴とするレジスタ
回路。1. A register file (1) comprising an n-stage (n is an arbitrary positive integer) shift register (R1 to Rm) of m bits (m is an arbitrary positive integer), and input / output of data of the register circuit. An input receiver and an output driver (7) for performing the above, write data from the outside, and a final output stage (R1n, Rm) of the shift register (R1, ..., Or Rm).
, Or output data from Rmn) and input to the register file (1) by switching between them, an address decoder (2) for decoding an address input (ADR), and the address decoder (2). Decoding result (RS) and external control signal (ST
A timing generation circuit (3) for controlling the read or write operation of the register file (1) based on R2), and the read or write operation of the register file (1) is continuously performed n times. A register circuit characterized by the above. 【請求項２】 前記レジスタ回路は、前記レジスタファ
イル（１）のシリアル出力をパラレルデータに変換する
シリアル／パラレル変換回路（６）と、前記データマル
チプレクサ（４）のパラレル出力をシリアルデータに変
換して前記レジスタファイル（１）に入力するパラレル
／シリアル変換回路（５）とを有することを特徴とする
請求項１に記載のレジスタ回路。2. The register circuit converts a serial output of the register file (1) into parallel data, and a serial / parallel conversion circuit (6), and a parallel output of the data multiplexer (4) into serial data. The parallel / serial conversion circuit (5) for inputting to the register file (1) as a register circuit (1) according to claim 1. 【請求項３】 前記タイミング発生回路（３）は、読み
出し動作時には、前記レジスタファイル（１）からの出
力データを外部に出力すると共に、前記レジスタファイ
ル（１）に再書き込みするよう制御することを特徴とす
る請求項１または２に記載のレジスタ回路。3. The timing generation circuit (3) outputs the output data from the register file (1) to the outside at the time of a read operation, and controls to rewrite the output data to the register file (1). The register circuit according to claim 1, wherein the register circuit is a register circuit.