JPH05265596A - Device initializing system - Google Patents
Device initializing systemInfo
- Publication number
- JPH05265596A JPH05265596A JP4090284A JP9028492A JPH05265596A JP H05265596 A JPH05265596 A JP H05265596A JP 4090284 A JP4090284 A JP 4090284A JP 9028492 A JP9028492 A JP 9028492A JP H05265596 A JPH05265596 A JP H05265596A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- signal
- command signal
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Small-Scale Networks (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＣＰＵを用いてソフトウ
ェア制御により動作する監視制御網などにおける装置の
初期化方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus initialization system in a supervisory control network or the like which operates under software control using a CPU.
【０００２】[0002]
【従来の技術】図４には監視制御網の網構成の一例が示
される。図示のように、１局の親局ＭＳ１と６局の子局
ＳＳ２〜ＳＳ７からなり、親局ＭＳ１から各子局ＳＳ２
〜ＳＳ７に対して順次にポーリング要求を行ってデータ
の送受信等を指令し、各子局ＳＳ２〜ＳＳ７はポーリン
グ要求に応じてポーリング応答を親局ＭＳ１に返してデ
ータの送受信などを行うものである。2. Description of the Related Art FIG. 4 shows an example of a network configuration of a supervisory control network. As shown in the figure, it is composed of one master station MS1 and six slave stations SS2 to SS7, from the master station MS1 to each slave station SS2.
To SS7 are sequentially issued a polling request to instruct transmission / reception of data, etc., and each of the slave stations SS2 to SS7 returns a polling response to the master station MS1 according to the polling request to transmit / receive data. ..
【０００３】この監視制御網における局内の初期化回路
部分の構成が図５に示される。図５において、１はＣＰ
Ｕ（中央処理装置）、２は送受信制御部、３はデータ入
出力部、４はその他の入出力部、５’はリセット回路、
６はパワーオンリセット部、８’は制御線インタフェー
ス部、９はバス（データバス、アドレスバス、コントロ
ールバス）である。FIG. 5 shows the configuration of the initialization circuit portion in the station in this supervisory control network. In FIG. 5, 1 is CP
U (central processing unit), 2 is a transmission / reception control unit, 3 is a data input / output unit, 4 is another input / output unit, 5'is a reset circuit,
6 is a power-on reset unit, 8'is a control line interface unit, and 9 is a bus (data bus, address bus, control bus).
【０００４】ここでＣＰＵ１は、各々がＬＳＩからなる
各種機能ブロック（送受信制御部２、データ入出力部
３、その他の入出力部４など）に対してバス９を介して
アクセスしそれらを制御しているものであり、それらの
機能ブロックに障害がある時にはそれを検知し、その障
害ブロックに対してバス９を介してソフトウェアリセッ
ト（あるいはコマンドリセットとも称する）をかけるこ
とができる。なお、このソフトウェアリセットは、ＣＰ
Ｕ１からバス９を通して各機能ブロック内のリセット用
レジスタにリセット命令を書き込み、ＬＳＩがそれを解
読してその内部回路にリセットをかける機能である。Here, the CPU 1 controls various functional blocks (transmission / reception control unit 2, data input / output unit 3, other input / output unit 4, etc.), each of which is composed of an LSI, via a bus 9 to control them. When there is a failure in those functional blocks, it can be detected and a software reset (also referred to as command reset) can be applied to the failed block via the bus 9. This software reset is CP
The function is to write a reset command from U1 to the reset register in each functional block through the bus 9, and the LSI decodes the reset command to reset the internal circuit.
【０００５】送受信制御部２は他局とのデータの送受信
を制御する回路である。データ入出力部３は自局内のア
ラーム情報などを入出力する回路である。その他の入出
力部４はその他の情報を入出力する回路である。制御線
インタフェース部８’は制御線を介して他局との間で制
御信号を送受する回路である。パワーオンリセット部６
は電源立上げ時にパワーオンリセット信号を生成する回
路である。The transmission / reception control unit 2 is a circuit for controlling transmission / reception of data with other stations. The data input / output unit 3 is a circuit for inputting / outputting alarm information and the like in its own station. The other input / output unit 4 is a circuit for inputting / outputting other information. The control line interface section 8'is a circuit for transmitting and receiving control signals to and from other stations via the control line. Power-on reset unit 6
Is a circuit that generates a power-on reset signal when the power is turned on.
【０００６】リセット回路５’は、局内の各回路に対し
て電源立上げ時や障害時等に初期化を行う回路であり、
手動の強制リセットスイッチにより生成される強制リセ
ット信号、ウォッチドックタイマ等によるＣＰＵ１のソ
フトウェア異常検出時に生成されるソフト異常リセット
信号、あるいはパワーオンリセット部６により電源立上
げ時に生成されるパワーオンリセット信号を受信した時
に、局内の各種機能ブロック、すなわちＣＰＵ１、送受
信制御部２、データ入出力部３、その他の入出力部４、
制御線インタフェース部８’等に対して一斉にハードウ
ェアリセットを行う回路である。なお、このハードウェ
アリセットは機能ブロックとしてのＬＳＩに備えられた
リセット端子をグラウンド等することによりその内部回
路を強制的にリセットする機能である。The reset circuit 5'is a circuit which initializes each circuit in the station when the power is turned on or when a failure occurs.
A forced reset signal generated by a manual forced reset switch, a software abnormal reset signal generated when a software abnormality of the CPU 1 is detected by a watchdog timer, or a power-on reset signal generated when the power is turned on by the power-on reset unit 6. When receiving, the various functional blocks in the station, namely, CPU 1, transmission / reception control unit 2, data input / output unit 3, other input / output unit 4,
This is a circuit for performing a hardware reset for the control line interface unit 8'and the like all at once. The hardware reset is a function for forcibly resetting the internal circuit of the LSI as a functional block by grounding a reset terminal provided in the LSI.
【０００７】従来方式の初期化では、電源立上げ時には
パワーオンリセット部６からパワーオンリセット信号が
リセット回路５’に入力され、それによりリセット回路
５’が各種機能ブロック（ＣＰＵ１、送受信制御部２、
データ入出力部３、その他の入出力部４、制御線インタ
フェース部８’）を一斉にハードウェアリセットをかけ
る。また同様に、強制リセットをかける時、あるいはソ
フトウェア異常リセット時にも、リセット回路５’が各
種機能ブロックに対して一斉にハードウェアリセットを
かけている。In the conventional initialization, a power-on reset signal is input from the power-on reset section 6 to the reset circuit 5'when the power is turned on, whereby the reset circuit 5'has various functional blocks (CPU 1, transmission / reception control section 2). ,
The data input / output unit 3, the other input / output unit 4, and the control line interface unit 8 ') are collectively reset by hardware. Similarly, when a forced reset is applied or a software abnormal reset is performed, the reset circuit 5 ′ simultaneously applies a hardware reset to various functional blocks.
【０００８】一方、各種機能ブロックを個別にリセット
する場合はソフトウェアリセットによっている。すなわ
ち、例えばある機能ブロック（ＬＳＩ）に対してＣＰＵ
１からアクセスした時にそれからの応答が異常であるよ
うな場合には、ＣＰＵ１はその機能ブロックに障害があ
ると見なし、その機能ブロックに対してバス９を介して
ソフトウェアリセットをかけるものであり、このソフト
ウェアリセットは各機能ブロックに対して個別的に行う
ことができる。On the other hand, when resetting the various functional blocks individually, a software reset is used. That is, for example, a CPU for a certain functional block (LSI)
If the response from the CPU 1 is abnormal when accessed from the CPU 1, the CPU 1 considers that the functional block is faulty, and applies a software reset to the functional block via the bus 9. Software reset can be performed individually for each functional block.
【０００９】[0009]
【発明が解決しようとする課題】従来の初期化方式は、
個々の機能ブロック単位での初期化はソフトウェアリセ
ットによっている。ところが、このソフトウェアリセッ
トは、各機能ブロック内でのソフトウェア制御が何らか
の原因でうまくいかず回路動作がロック状態になってし
まっているような場合には、ＣＰＵ１からのリセット命
令を受け付けることができなくなるので、その機能ブロ
ックを個別にリセットすることができない。その機能ブ
ロックをリセットするためには、保守者が強制リセット
スイッチにより手動で強制リセットを行って、局内回路
全てをリセットすることが必要になる。この結果、障害
を起こした機能ブロックのデータだけでなく、他の機能
ブロックでその時点までに監視を行っていたデータやＣ
ＰＵ１のレジスタの必要な制御データ等も全て消失され
てしまい、網監視に好ましくない影響を与えてしまう。The conventional initialization method is as follows.
Software reset is used to initialize each functional block. However, this software reset cannot accept the reset instruction from the CPU 1 when the software control in each functional block does not go well for some reason and the circuit operation is locked. Therefore, the function block cannot be reset individually. In order to reset the functional block, it is necessary for a maintenance person to manually perform a forced reset with a forced reset switch to reset all circuits in the station. As a result, not only the data of the functional block in which the failure has occurred, but also the data and C that were being monitored by another functional block up to that point.
All necessary control data and the like in the registers of PU1 are also lost, which adversely affects network monitoring.
【００１０】また各ＬＳＩが上述のような障害を起こし
た場合、ＣＰＵ１がそれを検知したとしてもソフトウェ
アリセットを使えないので、それを自動復旧させること
はできず、保守者の手動による強制リセットが必要とな
る。この場合、上述の監視制御網における各局の初期化
は局ごとに完全に独立したものとなっており、例えば親
局ＭＳ１から子局ＳＳの一つを遠隔操作的にリセットす
るようなことができない。このため、無人局の障害時に
は、それを自動的に復旧することができず、保守者が現
地に出向いて障害調査を行い、初期化を行う必要があ
り、その復旧に手間と時間がかかる。しかも、前述した
ようにこの初期化を行うと監視データが全て消失されて
しまう。Further, when each LSI causes the above-mentioned failure, even if the CPU 1 detects it, the software reset cannot be used, so that it cannot be automatically restored, and the manual reset by the maintenance person is required. Will be needed. In this case, the initialization of each station in the above-mentioned supervisory control network is completely independent for each station, and for example, one of the slave stations SS from the master station MS1 cannot be reset remotely. .. Therefore, when a failure occurs in the unmanned station, it cannot be automatically recovered, and the maintenance person needs to visit the site to investigate the failure and perform initialization, which requires time and effort for recovery. Moreover, as described above, if this initialization is performed, all monitoring data will be lost.
【００１１】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、装置に異常が起きた
時にその異常が起きている箇所を自動的に検出しその箇
所のみをリセットすることにより、障害の自動復旧を可
能にするとともに、障害箇所以外でのデータの消失を防
止することにある。The present invention has been made in view of the above circumstances, and an object thereof is to automatically detect a location where an abnormality occurs and reset only that location when an abnormality occurs in the apparatus. By doing so, it is possible to automatically recover from the failure and prevent the loss of data other than the failure location.
【００１２】[0012]
【課題を解決するための手段】図１は本発明に係る原理
説明である。本発明の装置初期化方式は、各種の機能ブ
ロック１２、１３、１４・・・からなり、ＣＰＵ１１を
用いたソフトウェア制御により動作する装置において、
その各種の機能ブロック１２、１３、１４・・・にそれ
ぞれ対応して設けられて対応機能ブロックのリセットを
指令するリセット指令信号がセットされるリセットレジ
スタ１７と、リセットレジスタ１７にセットされたリセ
ット指令信号に応じて対応する機能ブロックをハードウ
ェアリセットするリセット回路１５とを備え、ＣＰＵ１
１でその各種の機能ブロックの障害の有無を判定して障
害機能ブロックに対応したリセットレジスタにリセット
指令信号をセットするように構成される。FIG. 1 illustrates the principle of the present invention. The device initialization method of the present invention is composed of various functional blocks 12, 13, 14, ..., And in a device operated by software control using the CPU 11,
A reset register 17 provided corresponding to each of the various functional blocks 12, 13, 14 ... In which a reset command signal for instructing reset of the corresponding functional block is set, and a reset command set in the reset register 17 The CPU 1 is provided with a reset circuit 15 for hardware-resetting a corresponding functional block according to a signal.
In step 1, the presence or absence of a fault in each of the various functional blocks is determined, and a reset command signal is set in the reset register corresponding to the faulty functional block.
【００１３】また本発明の装置初期化方式は、上述の装
置初期化方式において、親局からのリセット制御命令を
受信する受信回路１８を設け、受信回路１８は受信した
リセット制御命令に応じたリセット指令信号を生成しリ
セット回路１８に入力して各機能ブロック別にリセット
を行うように構成される。Further, the apparatus initialization method of the present invention is provided with a receiving circuit 18 for receiving a reset control command from the master station in the above-mentioned apparatus initialization method, and the receiving circuit 18 resets in accordance with the received reset control command. A command signal is generated and input to the reset circuit 18 to reset each functional block.
【００１４】上述のリセット回路は強制スイッチによる
強制リセット信号、ソフトウェア異常リセット信号およ
び／または電源立上げ時のパワーオンリセット信号が入
力され、それらのリセット信号に対しては装置内の各回
路を一斉にハードウェアリセットするように構成でき
る。The above-mentioned reset circuit is inputted with a forced reset signal by a forced switch, a software abnormal reset signal and / or a power-on reset signal at the time of power-on. Can be configured to hardware reset.
【００１５】[0015]
【作用】ＣＰＵ１１は各種の機能ブロック１２、１３、
１４・・・の障害の有無を判定して障害機能ブロックが
検出された時にはその障害ブロックに対応したリセット
レジスタ１７にリセット指令信号をセットする。リセッ
ト回路１５はこのリセット指令信号に応じて対応する機
能ブロックをハードウェアリセットする。これにより各
機能ブロックを個別に確実にリセットすることが可能に
なる。Operation: The CPU 11 has various function blocks 12, 13,
When a faulty functional block is detected by determining the presence or absence of the fault 14 ..., A reset command signal is set in the reset register 17 corresponding to the faulty block. The reset circuit 15 hardware-resets the corresponding functional block according to the reset command signal. This makes it possible to reliably reset each functional block individually.
【００１６】また、装置外の例えば親局から当該装置に
対してリセット制御を行う場合には、受信回路１８で親
局からのリセット制御命令を受信し、それに応じたリセ
ット指令信号を生成してリセット回路１８に入力し、各
機能ブロック別にリセットを行う。Further, when reset control is performed on the device from a master station outside the device, the receiving circuit 18 receives a reset control command from the master station and generates a reset command signal corresponding to the reset control command. It is input to the reset circuit 18 and reset for each functional block.
【００１７】上述のリセット回路は、各機能ブロック別
のリセットの他、強制スイッチによる強制リセット信
号、ソフトウェア異常リセット信号および／または電源
立上げ時のパワーオンリセット信号に対して装置内の各
回路を一斉にハードウェアリセットするように構成して
もよい。The reset circuit described above resets each circuit in the device in response to a forced reset signal by a forced switch, a software abnormal reset signal and / or a power-on reset signal at power-on, in addition to the reset for each functional block. The hardware may be reset all at once.
【００１８】[0018]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としての装置初期化方
式を用いた監視制御網の局内構成が示されれる。なお図
中、前述の図５で説明したと同じ回路要素には同じ参照
番号が付されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 shows an internal configuration of a supervisory control network using an apparatus initialization method as an embodiment of the present invention. In the figure, the same circuit elements as those described with reference to FIG. 5 are designated by the same reference numerals.
【００１９】相違点として、この実施例の回路はリセッ
トレジスタ７を備えており、このリセットレジスタ７は
送受信制御部２、データ入出力部３、その他の入出力部
４にそれぞれ対応したレジスタ部７2 、７3 、７4 を有
し、各レジスタ部７2 、７3、７4 はＣＰＵ１からバス
９を介してリセット指令信号ＲＥＧ２、ＲＥＧ３、ＲＥ
Ｇ４がセットされるようになっている。このリセット指
令信号ＲＥＧ２、ＲＥＧ３、ＲＥＧ４はそのレジスタ部
に対応する機能ブロック部、すなわち送受信制御部２、
データ入出力部３、その他の入出力部４に対してハード
ウェアリセットを指令する信号である。このリセット指
令信号ＲＥＧ２、ＲＥＧ３、ＲＥＧ４はリセット回路５
にそれぞれ入力される。As a difference, the circuit of this embodiment is provided with a reset register 7, and the reset register 7 corresponds to the transmission / reception control unit 2, the data input / output unit 3, and the other input / output unit 4, respectively. 2 , 7 3 and 7 4 , each of the register units 7 2 , 7 3 and 7 4 is reset command signals REG 2, REG 3 and RE from the CPU 1 via the bus 9.
G4 is set. The reset command signals REG2, REG3, and REG4 correspond to the function block section corresponding to the register section, that is, the transmission / reception control section 2,
This is a signal for instructing the data input / output unit 3 and other input / output units 4 to perform hardware reset. The reset command signals REG2, REG3, REG4 are applied to the reset circuit 5
Are input respectively.
【００２０】リセット回路５は局内の各種回路にハード
ウェアリセットをかけるための回路であり、上述のリセ
ット指令信号ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、強制リセ
ットスイッチからの強制リセット信号、ソフトウェア異
常リセット信号、パワーオンリセット部６からのパワー
オンリセット信号が入力されると共に、制御線インタフ
ェース部８から親局リセット指令信号ＩＦ１、ＩＦ２、
ＩＦ３、ＩＦ４が入力される。そして、これらのリセッ
ト信号に基づいてＣＰＵ１、送受信制御部２、データ入
出力部３、その他の入出力部４に対してそれぞれリセッ
ト信号ＲＳＴ１、ＲＳＴ２、ＲＳＴ３、ＲＳＴ４を生成
して出力する。The reset circuit 5 is a circuit for performing a hardware reset on various circuits in the station, and includes the above-mentioned reset command signals REG2, REG3, REG4, the forced reset signal from the forced reset switch, the software abnormal reset signal, and the power-on. The power-on reset signal from the reset unit 6 is input, and the master station reset command signals IF1 and IF2 from the control line interface unit 8 are input.
IF3 and IF4 are input. Based on these reset signals, reset signals RST1, RST2, RST3, RST4 are generated and output to the CPU 1, the transmission / reception control unit 2, the data input / output unit 3, and the other input / output unit 4, respectively.
【００２１】制御線インタフェース部８は制御線を介し
て他局との間で制御情報の送受を行う回路であり、特に
親局から、局内のＣＰＵ１、送受信制御部２、データ入
出力部３、その他の入出力部４に対してそれぞれのリセ
ットを指令するリセット制御情報を受信すると、それを
解読し、その結果に基づいてＣＰＵ１のリセットを指令
する親局リセット信号ＩＦ１、送受信制御部２のリセッ
トを指令する親局リセット信号ＩＦ２、データ入出力部
３のリセットを指令する親局リセット信号ＩＦ３、その
他の入出力部４のリセットを指令する親局リセット信号
ＩＦ４を生成してリセット回路５に送出する。The control line interface section 8 is a circuit for transmitting and receiving control information to and from other stations via the control line. Particularly, from the master station, the CPU 1, transmission / reception control section 2, data input / output section 3 in the station, When the reset control information for instructing each of the other input / output units 4 to be reset is received, it is decoded, and based on the result, the master station reset signal IF1 for instructing the reset of the CPU 1 and the reset of the transmission / reception control unit 2 A master station reset signal IF2 for commanding the reset, a master station reset signal IF3 for commanding the reset of the data input / output section 3, and a master station reset signal IF4 for commanding the reset of the other input / output section 4 and sending them to the reset circuit 5. To do.
【００２２】リセット回路５の概略的な構成が図３に示
される。図示のように、４つのＯＲゲート５１〜５４か
らなり、ＯＲゲート５１はＣＰＵ１へのリセット信号Ｒ
ＳＴ１を生成し、ＯＲゲート５２は送受信制御部２への
リセット信号ＲＳＴ２を生成し、ＯＲゲート５３はデー
タ入出力部３へのリセット信号ＲＳＴ３を生成し、ＯＲ
ゲート５４はその他の入出力部４へのリセット信号ＲＳ
Ｔ４を生成する。The schematic structure of the reset circuit 5 is shown in FIG. As shown in the figure, it is composed of four OR gates 51 to 54, and the OR gate 51 is a reset signal R to the CPU 1.
ST1 is generated, the OR gate 52 generates the reset signal RST2 to the transmission / reception control unit 2, the OR gate 53 generates the reset signal RST3 to the data input / output unit 3, and the OR
The gate 54 is a reset signal RS to the other input / output unit 4.
Generate T4.
【００２３】パワーオンリセット部６とソフト異常リセ
ット信号と強制リセット信号は各ＯＲゲート５１〜５４
にそれぞれ共通に入力されている。ＣＰＵ１リセット用
のＯＲゲート５１には親局リセット信号ＩＦ１が入力さ
れる。送受信制御部２リセット用のＯＲゲート５２には
リセット指令信号ＲＥＧ２と親局リセット信号ＩＦ２と
が入力される。データ入出力部３リセット用のＯＲゲー
ト５３にはリセット指令信号ＲＥＧ３と親局リセット信
号ＩＦ３が入力される。その他の入出力部４リセット用
のＯＲゲート５４にはリセット指令信号ＲＥＧ４と親局
リセット信号ＩＦ４が入力される。The power-on reset section 6, the soft abnormality reset signal, and the forced reset signal are supplied to the OR gates 51 to 54, respectively.
Are commonly input to each. The master station reset signal IF1 is input to the OR gate 51 for resetting the CPU1. The reset command signal REG2 and the master station reset signal IF2 are input to the OR gate 52 for resetting the transmission / reception control unit 2. The reset command signal REG3 and the master station reset signal IF3 are input to the OR gate 53 for resetting the data input / output unit 3. The reset command signal REG4 and the master station reset signal IF4 are input to the other OR gate 54 for resetting the input / output unit 4.
【００２４】この実施例装置の動作が以下に説明され
る。通常、各局は電源立上げ時に、自局内のパワーオン
リセット部６で発生させるパワーオンリセット信号によ
り、リセット回路５を通じて全回路（すなわちＣＰＵ
１、送受信制御部２、データ入出力部３、その他の入出
力部４等）に対してハードウェアリセットを行って初期
化を行い、通常動作に入る。The operation of the apparatus of this embodiment will be described below. Normally, each station receives a power-on reset signal generated by a power-on reset unit 6 in its own station at the time of power-on, and all circuits (that is, CPU
1, the transmission / reception control unit 2, the data input / output unit 3, the other input / output unit 4 and the like) are initialized by hardware reset.
【００２５】装置の動作中に、ＣＰＵ１のソフトウェア
異常以外の異常が起きた場合（すわち送受信制御部２、
データ入出力部３、その他の入出力部４等の異常が起き
た場合）、ＣＰＵ１がその異常箇所の判定・検出を行
い、その異常箇所に対応したリセットレジスタ７のレジ
スタ部にソフトウェア的にリセット指令信号ＲＥＧをセ
ットする。リセット回路５はこのリセット指令信号ＲＥ
Ｇに基づいてその異常と判定された機能ブロック（すな
わち送受信制御部２、データ入出力部３、またはその他
の入出力部４）だけに対してリセット信号ＲＳＴを送出
し、その異常機能ブロックをソフトウェアリセットす
る。When an abnormality other than the software abnormality of the CPU 1 occurs during the operation of the apparatus (that is, the transmission / reception control unit 2,
When an abnormality occurs in the data input / output unit 3, other input / output unit 4, etc.), the CPU 1 determines / detects the abnormal portion and resets the software in the register portion of the reset register 7 corresponding to the abnormal portion. Set the command signal REG. The reset circuit 5 uses this reset command signal RE
The reset signal RST is sent only to the functional block determined to be abnormal based on G (that is, the transmission / reception control unit 2, the data input / output unit 3, or the other input / output unit 4), and the abnormal functional block is set to software. Reset.
【００２６】なお、ＣＰＵ１のソフトウェア異常と判定
された時はソフトウェア異常リセット信号により、また
保守者の判断で強制リセットをかける時は強制リセット
信号により局内の全回路をハードウェアリセットする。All the circuits in the station are hardware-reset by a software abnormality reset signal when it is determined that the CPU 1 has a software abnormality, and by a forced reset signal when a forced reset is made by a maintenance person.
【００２７】局自体が異常状態となり、自局内のＣＰＵ
１が異常箇所を判断できないが、他局がその異常を検知
しているような場合もある。例えば親局がその子局に対
してポーリングを行ったがその応答が返ってこない時に
は、親局はその子局に異常があると判断できるが、その
子局自体は自局の異常を判断できず、その復旧動作を行
えないような場合である。The station itself is in an abnormal state and the CPU in its own station
In some cases, 1 cannot judge the abnormal portion, but other stations may detect the abnormality. For example, when the master station polls the slave station but does not receive a response, the master station can determine that the slave station has an abnormality, but the slave station itself cannot determine the abnormality of its own station. This is the case when the recovery operation cannot be performed.
【００２８】この場合、親局がポーリングによる制御命
令として当該子局に制御線インタフェース部８を介して
制御を行い、当該子局中のデータ消失しても監視上影響
の少ない機能ブロックから順番にリセットを指令する。
制御線インタフェース部８はその指令を受けると、対応
する機能ブロックに対しての親局リセット信号ＩＦを生
成してリセット回路５に送出し、それにより当該機能ブ
ロックをハードウェアリセットする。これを各機能ブロ
ックに対して順次に行い、それでも復旧しない場合に
は、最終的には子局のＣＰＵ１をリセットする指令を行
い、それにより電源立上げ時と同じ状態にして、当該子
局の動作を確保する。In this case, the master station controls the slave station via the control line interface section 8 as a control command by polling, and in order from the functional block which has the least influence on monitoring even if the data in the slave station is lost, the function blocks are sequentially monitored. Command a reset.
Upon receiving the command, the control line interface section 8 generates a master station reset signal IF for the corresponding functional block and sends it to the reset circuit 5, thereby resetting the functional block in hardware. This is sequentially performed for each functional block, and if it is still not recovered, a command for finally resetting the CPU 1 of the slave station is finally issued, thereby making the same state as at the time of power-on, and Secure operation.
【００２９】[0029]
【発明の効果】以上に説明したように、本発明によれ
ば、装置内の異常が起きている箇所を検出してその箇所
のみをハードウェア的にリセットすることができるの
で、障害箇所以外の保持データの消失を防ぐことができ
る。また無人局であっても自動で復旧動作を行える。ま
た自動復旧動作を行える結果、たとえ復旧できなかった
場合でも障害状態をある程度把握できるので、無人局の
障害の切り分けを従来よりも的確に早く行うことができ
る。As described above, according to the present invention, it is possible to detect a location where an abnormality has occurred in the device and reset only that location by hardware, so that it is possible to reset the location other than the fault location. The loss of stored data can be prevented. In addition, even unattended stations can automatically perform recovery operations. Further, as a result of the automatic recovery operation, even if the recovery is not possible, the failure status can be grasped to some extent, so that the failure of the unmanned station can be accurately separated from the conventional one.
【図１】本発明に係る原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の一実施例としての装置初期化方式によ
る局内構成を示す図である。FIG. 2 is a diagram showing an in-station configuration according to an apparatus initialization method as an embodiment of the present invention.
【図３】実施例回路におけるリセット回路の概略構成の
例を示す図である。FIG. 3 is a diagram showing an example of a schematic configuration of a reset circuit in the embodiment circuit.
【図４】監視制御網の例を示す図である。FIG. 4 is a diagram showing an example of a supervisory control network.
【図５】従来の装置初期化方式による局内構成を示す図
である。FIG. 5 is a diagram showing an internal configuration of a station according to a conventional device initialization method.
１ ＣＰＵ ２ 送受信制御部 ３ データ入出力部 ４ その他の入出力部 ５、５’ リセット回路 ６ パワーオンリセット部 ７ リセットレジスタ ８、８’ 制御線インタフェース部 ９ バス ５１〜５４ ＯＲゲート 1 CPU 2 Transmission / reception control unit 3 Data input / output unit 4 Other input / output unit 5, 5'Reset circuit 6 Power-on reset unit 7 Reset register 8, 8 'Control line interface unit 9 Bus 51-54 OR gate
Claims (3)
・・・）からなり、ＣＰＵ（１１）を用いたソフトウェ
ア制御により動作する装置において、 その各種の機能ブロックにそれぞれ対応して設けられて
対応機能ブロックのリセットを指令するリセット指令信
号がセットされるリセットレジスタ（１７）と、 該リセットレジスタにセットされたリセット指令信号に
応じて対応する機能ブロックをハードウェアリセットす
るリセット回路（１５）とを備え、 ＣＰＵでその各種の機能ブロックの障害の有無を判定し
て障害機能ブロックに対応したリセットレジスタにリセ
ット指令信号をセットするように構成された装置初期化
方式。1. Various functional blocks (12, 13, 14)
...) and is operated by software control using the CPU (11), a reset command signal is provided which is provided corresponding to each of the various functional blocks and commands the reset of the corresponding functional block. A reset register (17) and a reset circuit (15) for hardware-resetting the corresponding functional block according to the reset command signal set in the reset register are provided, and the CPU determines whether or not there is a failure in each of the various functional blocks. A device initialization method configured to determine and set a reset command signal in a reset register corresponding to a faulty function block.
受信回路を設け、該受信回路（１８）は受信したリセッ
ト制御命令に応じたリセット指令信号を生成し該リセッ
ト回路に入力して各機能ブロック別にリセットを行うよ
うに構成された請求項１記載の装置初期化方式。2. A receiving circuit for receiving a reset control command from the master station is provided, and the receiving circuit (18) generates a reset command signal according to the received reset control command and inputs the reset command signal to the reset circuit. The apparatus initialization method according to claim 1, wherein the initialization is performed for each block.
制リセット信号、ソフトウェア異常リセット信号および
／または電源立上げ時のパワーオンリセット信号が入力
され、それらのリセット信号に対しては装置内の各回路
を一斉にハードウェアリセットするように構成された請
求項１または２記載の装置初期化方式。3. The reset circuit is inputted with a forced reset signal by a forced switch, a software abnormal reset signal and / or a power-on reset signal at the time of power-on, and each circuit in the apparatus receives these reset signals. 3. The device initialization method according to claim 1, wherein the device initialization method is configured to perform hardware reset all at once.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090284A JPH05265596A (en) | 1992-03-16 | 1992-03-16 | Device initializing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090284A JPH05265596A (en) | 1992-03-16 | 1992-03-16 | Device initializing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265596A true JPH05265596A (en) | 1993-10-15 |
Family
ID=13994224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090284A Withdrawn JPH05265596A (en) | 1992-03-16 | 1992-03-16 | Device initializing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265596A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003116184A (en) * | 2001-10-04 | 2003-04-18 | Communication Research Laboratory | Remote control method and system |
| JP2007141255A (en) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | Hardware initialization with or without processor intervention |
| JP2007208396A (en) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | Transmission system and fault restoration method |
| JP2014006834A (en) * | 2012-06-27 | 2014-01-16 | Mitsubishi Electric Corp | Remote/manual device |
| JP2016082351A (en) * | 2014-10-15 | 2016-05-16 | 三菱電機株式会社 | Communication system |
| CN113407020A (en) * | 2021-06-09 | 2021-09-17 | 北京集创北方科技股份有限公司 | Component starting method and device, touch chip and electronic equipment |
-
1992
- 1992-03-16 JP JP4090284A patent/JPH05265596A/en not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (en) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | Hardware initialization with or without processor intervention |
| JP2003116184A (en) * | 2001-10-04 | 2003-04-18 | Communication Research Laboratory | Remote control method and system |
| JP2007208396A (en) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | Transmission system and fault restoration method |
| JP2014006834A (en) * | 2012-06-27 | 2014-01-16 | Mitsubishi Electric Corp | Remote/manual device |
| JP2016082351A (en) * | 2014-10-15 | 2016-05-16 | 三菱電機株式会社 | Communication system |
| CN113407020A (en) * | 2021-06-09 | 2021-09-17 | 北京集创北方科技股份有限公司 | Component starting method and device, touch chip and electronic equipment |
| CN113407020B (en) * | 2021-06-09 | 2024-03-22 | 北京集创北方科技股份有限公司 | Component starting method and device, touch chip and electronic equipment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05265596A (en) | Device initializing system | |
| JP3181963B2 (en) | Transmission terminal equipment | |
| US5784274A (en) | System and method for monitoring errors occurring in data processed by a duplexed communication apparatus | |
| JPH02189615A (en) | Apparatus for supplying source power from remote console | |
| JP2900349B2 (en) | Headend with error recovery function and its error recovery method | |
| JPH1049506A (en) | Multiplex transmission equipment | |
| JPS6398242A (en) | Series data exchanger | |
| JP2002041104A (en) | Plant monitor controller | |
| JP2611549B2 (en) | Elevator group control device | |
| JPH05183605A (en) | Hardware control system for serial interface | |
| JPS6113627B2 (en) | ||
| JP2606130B2 (en) | Loop network | |
| JP2706027B2 (en) | Programmable controller | |
| JPH01111248A (en) | Constitution changing system for data processing system | |
| JP3061691B2 (en) | Communication device | |
| JP2746202B2 (en) | Method and apparatus for removing a failed node in a multi-branch bus system | |
| JPH1051980A (en) | Monitoring control system | |
| JPH1127184A (en) | Data transmitter | |
| JP2000057017A (en) | Remote control module and computer with remote control function using the module | |
| JPH06175869A (en) | Duplex computer system | |
| JPH0756762A (en) | Data transmitting equipment | |
| JPS5850372B2 (en) | Data collection and distribution processing system | |
| JPH0697989A (en) | Method and device for switching to line for processing system for duplex processor | |
| JPH0653944A (en) | Line switching control system | |
| JPH05219201A (en) | Restart processing system for electronic exchange |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |