JPH05265587A - Clock margin test device - Google Patents
Clock margin test deviceInfo
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- JPH05265587A JPH05265587A JP4064685A JP6468592A JPH05265587A JP H05265587 A JPH05265587 A JP H05265587A JP 4064685 A JP4064685 A JP 4064685A JP 6468592 A JP6468592 A JP 6468592A JP H05265587 A JPH05265587 A JP H05265587A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、情報処理装置を動作さ
せるクロックのマ−ジンテストを利用者も行うことがで
きるように、サ−ビスプロセッサの制御で切換えて行う
クロックマ−ジンテスト装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock margin test apparatus which is switched under the control of a service processor so that a user can perform a margin test of a clock for operating an information processing apparatus. is there.
【0002】[0002]
【従来の技術】情報処理装置に組み込まれている半導体
は、プロセス技術の進歩により年々その動作速度を向上
している。その結果、半導体を用いた情報処理装置も、
高速なクロックで動作させることができるので、ト−タ
ルのスル−プットを向上させることができる。情報処理
装置の動作試験を行う場合、動作クロックの周波数等を
変化させるクロックマ−ジンテストにより、システムの
安定性のチェックや論理設計誤りの摘出を行う方法が多
く用いられている。クロックマ−ジンテスト装置の従来
例としては、例えば、特開昭55−33258号公報
(特に、第1図参照)、または特開昭58−10793
0号公報に示されている。前者の場合を、図2、図3に
より説明する。図2および図3は、従来のクロックマ−
ジンテスト装置のブロック図である。図2では、標準信
号発生器を利用者が操作することにより、マ−ジンクロ
ックの特性を切り換える方法を用いている。図2におい
て、1はマ−ジンクロックとノ−マルクロックとのいず
れかを選択して、処理部3にシステムクロック150を
供給するクロックユニット、2はクロック切換回路、3
はシステムクロック150に同期して処理を実行する処
理部、4はサ−ビスプロセッサ(以下、SVP)、5は
情報処理装置、SGは標準信号発生器、XNORMはノ
−マルクロックを生成する信号発生器、CONはSGを
接続するためのコネクタである。SGは、例えばネジを
回すことにより連続的に周波数を変化させて信号を発生
することができる。先ず、内蔵された信号発生器XNO
RMから発生されるノ−マルクロックを、処理部3のク
ロック150として供給することにより処理部3を動作
させ、次にSVP4によりクロック切換回路2を起動さ
せて、任意の周波数に設定されたSGからのクロックに
切り換え、このマ−ジンクロックを処理部3に供給して
動作させる。図3では、外部のSGの代りに、ノ−マル
クロックより高い周波数のクロックを生成する発振回路
XFASTと、ノ−クルクロックより低い周波数のクロ
ックを生成する発振回路XSLOWとを、クロックユニ
ット1に内蔵させている。この場合にも、SVP4によ
りクロック切換回路2を起動させて、ノ−マルクロック
からそれより高い周波数、または低い周波数のマ−ジン
クロックに切り換えて、このマ−ジンクロックを処理部
3に供給して動作させる。2. Description of the Related Art A semiconductor incorporated in an information processing device has its operating speed improved year by year due to the progress of process technology. As a result, information processing devices that use semiconductors
Since it can be operated with a high-speed clock, the total throughput can be improved. When performing an operation test of an information processing apparatus, a method of checking the system stability or extracting a logic design error is often used by a clock margin test in which the frequency of an operation clock is changed. As a conventional example of the clock margin tester, for example, Japanese Patent Laid-Open No. 55-33258 (see FIG. 1), or Japanese Patent Laid-Open No. 58-10793.
No. 0 publication. The former case will be described with reference to FIGS. 2 and 3 show a conventional clock marker.
It is a block diagram of a gin test device. In FIG. 2, the user operates the standard signal generator to switch the characteristics of the margin clock. In FIG. 2, reference numeral 1 is a clock unit that selects either a margin clock or a normal clock and supplies a system clock 150 to the processing unit 3. Reference numeral 2 is a clock switching circuit.
Is a processing unit that executes processing in synchronization with the system clock 150, 4 is a service processor (hereinafter, SVP), 5 is an information processing device, SG is a standard signal generator, and XNORM is a signal that generates a normal clock. The generator and CON are connectors for connecting SG. The SG can generate a signal by continuously changing the frequency by turning a screw, for example. First, the built-in signal generator XNO
The normal clock generated from the RM is supplied as the clock 150 of the processing unit 3 to operate the processing unit 3, and then the SVP 4 activates the clock switching circuit 2 to set the SG set to an arbitrary frequency. The clock is switched to the clock from No. 1, and this margin clock is supplied to the processing unit 3 to operate. In FIG. 3, instead of the external SG, an oscillator circuit XFAST that generates a clock having a frequency higher than the normal clock and an oscillator circuit XSLOW that generates a clock having a frequency lower than the nominal clock are provided in the clock unit 1. It is built in. In this case as well, the SVP 4 activates the clock switching circuit 2 to switch from the normal clock to the margin clock having a higher or lower frequency and supply this margin clock to the processing unit 3. To operate.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、前述し
た図2および図3の方法では、以下のような問題点が生
じていた。 (a)図2の装置では、(a−1)SGは出力周波数を
連続して変化させることができるが、高価であること、
(a−2)SGは大形で、重いので、持ち運びが面倒で
あること、(a−3)利用者が使用する場所で、SGに
よるクロックマ−ジンテストを行うことは困難であるこ
と、(a−4)SGを駆動させための電源が必要となる
こと、(a−5)SGのケ−ブルコネクタは特殊である
ため、クロックユニット1とSG間に特殊なコネクタが
必要となること、(a−6)SGは限界マ−ジン周波数
を測定する場合に有用であるが、出力周波数をSVP4
から制御することができず、人間が設定する必要がある
こと、(a−7)SGの出力周波数を設定する人間は、
他の仕事ができないこと、(a−8)多くの台数の装置
で、同時にクロックマ−ジンテストを行う場合には、そ
の装置の数と同数の人間が必要となること、(a−9)
SGに表示される出力周波数の数値を、人間が読み違え
る可能性もあること、(a−10)処理部3の処理の実
行が終了したことを人間が確認してから、SGの出力周
波数を設定し直す必要があること、(a−11)SGの
出力周波数を人間が設定し直した後に、処理部3の処理
の実行を開始させるコマンドを、人間がSVP4に指示
する必要があること、等の問題がある。However, the above-described methods of FIGS. 2 and 3 have the following problems. (A) In the device of FIG. 2, (a-1) SG can continuously change the output frequency, but is expensive.
(A-2) Since SG is large and heavy, it is troublesome to carry, and (a-3) it is difficult to perform the clock margin test by SG at the place where the user uses it. -4) A power supply for driving the SG is required, and (a-5) the SG cable connector is special, so a special connector is required between the clock unit 1 and the SG. a-6) SG is useful for measuring the marginal margin frequency, but the output frequency is SVP4.
It is not possible to control from, and it is necessary for human beings to set, (a-7) Humans who set the output frequency of SG,
Can't do other work, (a-8) If a large number of devices perform the clock margin test at the same time, the same number of people as the number of the devices is required, (a-9).
After the human confirms that the numerical value of the output frequency displayed on the SG may be misread by a human and (a-10) the execution of the process of the processing unit 3 is completed, the SG output frequency is changed. That it is necessary to re-set, (a-11) that the human needs to instruct the SVP 4 to issue a command to start execution of the processing of the processing unit 3 after the human resets the SG output frequency. There are problems such as.
【0004】(b)図3の装置では、(b−1)XFA
STとXSLOWの発振回路を搭載する場所が必要であ
るため、装置が大形になってしまうこと、(b−2)X
FASTとXSLOWを目視する場合、装置5に窓を設
けるか、あるいは筺体の扉を開ける必要があること、
(b−3)装置の窓や扉を開けた場合、装置の環境、特
に温度が変化してしまうこと、(b−4)XFASTと
XSLOWを最初から装置に組み込んで製品にする場
合、クロックユニット1の部品点数が増加するため、信
頼性が低下してしまうこと、(b−5)XFASTとX
SLOWをクロックマ−ジンテスト時に取り付けて、試
験後に取り外す場合には、クロックユニット1のコネク
タ接続の付け替えミスや、回収し忘れの可能性があるこ
と、等の問題がある。一方、図2では、装置5がノ−マ
ルクロックで動作している製品時に近い状態でクロック
マ−ジンテストを行うことができるという利点があり、
図3では、SVP4からの制御でマ−ジンクロックを切
換えることができるという利点があった。本発明の目的
は、これら従来の課題を解決し、装置がノ−マルクロッ
クで動作している製品時に近い状態で、かつ少ない工数
で、装置を大型化せずに、しかも利用者の使用する場所
で、クロックマ−ジンテストを行うことが可能なクロッ
クマ−ジンテスト装置を提供することにある。(B) In the apparatus shown in FIG. 3, (b-1) XFA
Since a place for mounting the ST and XSLOW oscillation circuits is required, the device becomes large in size. (B-2) X
When viewing FAST and XSLOW, it is necessary to provide a window in the device 5 or open the door of the housing,
(B-3) When the window or door of the device is opened, the environment of the device, especially the temperature changes. (B-4) When the XFAST and XSLOW are built into the device from the beginning, a clock unit (B-5) XFAST and X due to the decrease in reliability due to an increase in the number of parts of 1
When the SLOW is attached during the clock margin test and removed after the test, there are problems such as a mistake in replacing the connector connection of the clock unit 1 and a possibility of forgetting to recover. On the other hand, in FIG. 2, there is an advantage that the clock margin test can be performed in a state close to that of the product in which the device 5 operates with the normal clock.
In FIG. 3, there is an advantage that the margin clock can be switched by the control from the SVP 4. An object of the present invention is to solve these conventional problems and to use the apparatus in a state close to that of a product operating with a normal clock, with a small number of man-hours, and without increasing the size of the apparatus. Another object of the present invention is to provide a clock margin test device capable of performing a clock margin test at a location.
【0005】[0005]
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロックマ−ジンテスト装置は、ノ−マル
クロックとマ−ジンクロックとを選択して処理部に供給
するクロックユニットと、各クロックに同期して処理を
実行する処理部と、クロックユニットおよび処理部を制
御するサ−ビスプロセッサとを備えたクロックマ−ジン
テスト装置において、サ−ビスプロセッサの制御によ
り、予めとびとびの値が設定されているマ−ジンクロッ
クの周波数、デュ−ティ、電位、ないし位相の値を順次
切り換えるマ−ジンクロック発生手段を、装置の外部に
設置して、クロックマ−ジンテストの時だけ装置に接続
し、サ−ビスプロセッサからマ−ジンクロックを切り換
えるコマンドと、処理部の処理の実行を開始するコマン
ドと、処理の実行を終了させるコマンドを繰り返し発行
させることにより、マ−ジンクロックの各周波数、各デ
ュ−ティ、各電位ないし各位相における装置の動作特性
を試験することを特徴としている。To achieve the above object, a clock margin test apparatus according to the present invention comprises a clock unit for selecting a normal clock and a margin clock and supplying them to a processing unit, and each clock. In a clock margin test apparatus including a processing unit that executes processing in synchronization with the clock unit and a service processor that controls the processing unit, the discrete values are set in advance by the control of the service processor. A margin clock generating means for sequentially changing the frequency, duty, potential, or phase value of the margin clock is installed outside the equipment and connected to the equipment only during the clock margin test. The command to switch the margin clock from the bis-processor, the command to start the processing of the processing unit, and the end of the processing. By repeatedly issuing commands to, Ma - each frequency, each Du Jin clock - tee, is characterized in that testing the operational characteristics of the device in the potentials to the respective phases.
【0006】[0006]
【作用】本発明においては、予めとびとびの値をとるよ
うに設定されたマ−ジンクロックの周波数の値をSVP
からの制御で順次切換えることができ、かつ装置の外部
に操作部を設置することができる。発生器を装置の外部
に配置するのは、クロックマ−ジンテストのための装置
の大型化と部品点数の増加を防止し、クロックマ−ジン
テスト後のマ−ジンクロック発生器の回収し忘れをなく
すためである。また、ポ−タブルサイズで容易に持ち運
びができ、かつクロックマ−ジンテスト時のみ使用する
マ−ジンクロック発生器を、筺体の扉の開閉以外に一切
変更を加えずにユニットにコネクタ接続することができ
る。これにより、装置の扉の開閉以外は、内部のユニッ
ト間のコネクタ接続には手を加えずに、マ−ジンクロッ
ク発生器を装置に接続するので、取り付けや取り外しの
際のコネクタ接続の付け替えミスをなくすことができ
る。また、マ−ジンクロックの各周波数における装置の
動作特性を、SVP4からのマ−ジンクロックを切換え
るコマンドと、処理部3の処理の実行を開始させるコマ
ンドと、実行を終了させるコマンドを、ソフトウェアに
よりマ−ジンクロックの種類の数だけ繰り返し発行する
ことにより自動的に試験を行うことができる。これによ
り、クロックマ−ジンテストにおける人間の介入を少な
くできるので、工数を低減できる。さらに、限界マ−ジ
ン周波数を、マ−ジンクロック発生器を介して測定する
ことができる。In the present invention, the value of the frequency of the margin clock preset to have discrete values is set to the SVP.
It is possible to switch over sequentially by the control from, and the operation unit can be installed outside the device. The generator is placed outside the equipment in order to prevent the equipment from increasing in size and the number of parts for the clock margin test, and to ensure that the margin clock generator is recovered after the clock margin test. is there. In addition, it is portable and can be easily carried, and the margin clock generator, which is used only during clock margin tests, can be connected to the unit without making any changes other than opening and closing the housing door. .. This allows the margin clock generator to be connected to the device without changing the connector connection between the internal units, except for opening and closing the door of the device. Can be eliminated. In addition, the operating characteristics of the device at each frequency of the margin clock are determined by software by means of a command for switching the margin clock from the SVP 4, a command for starting the execution of the processing of the processing unit 3, and a command for ending the execution. The test can be automatically performed by repeatedly issuing the same number of types of margin clocks. As a result, human intervention in the clock margin test can be reduced, and the number of steps can be reduced. In addition, the marginal margin frequency can be measured via a margin clock generator.
【0007】[0007]
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図1は、本発明の実施例を示すマ−ジンクロ
ックテスト装置のブロック図である。図1に示すよう
に、本実施例では、装置5の外部にマ−ジンクロック発
生器6を独立して配置する。マ−ジンクロック発生器6
は、装置5内のクロック切換回路2に接続されるととも
に、SVP4にも接続されている。このマ−ジンクロッ
ク発生器6の外には、SG11〜SG1iが接続されて
いる。マ−ジンクロック発生器6は、予めとびとびの値
を取るように設定してあったマ−ジンクロックの周波数
を、SVP4からの制御で順次切換えることができ、か
つポ−タブルサイズで容易に持ち運びが可能で、かつS
Gからの信号も装置5に供給することができる。従っ
て、この発生器6は、クロックマ−ジンテストのときの
み使用する。7はそのマ−ジンクロックやHIGHレベ
ル信号を送出するクロック送出部、8はマ−ジンクロッ
ク発生器6の内部の部品を供電したり、HIGHレベル
信号を生成したりする電源回路部、XNORMA11は
ノ−マルクロックと同じ周波数のクロックを生成する発
振回路、XSLOW11〜1kはノ−マルクロックより
低い周波数のクロックを生成する発振回路、XFAST
11〜1jはノ−マルクロックより高い周波数のクロッ
クを生成する発振回路、SG11〜1iは標準信号発生
器、CON11〜1iはSGを接続するためのコネクタ
である。ここで、SG1i、CON1i、XFAST1
j、XSLOW1kのi,j,kは、マ−ジンクロック
発生器6における各々の個数を示しており、自然数の値
をとる。本実施例のテスト装置は、従来の特開昭55−
33258号公報に記載されている装置のように、ノ−
マルクロックとマ−ジンクロックを切換えてクロックが
急変した状態をシミュレ−トする動的なクロック制御方
式は使用せず、各マ−ジンクロックにおける装置5の動
作特性を試験するための静的なクロック制御方式を使用
する。また、本実施例の装置は、従来の特開昭58−1
07930号公報に記載されている装置のように、クロ
ック切換信号を受けたクロック切換回路が高速クロック
と低速クロックとを生成できる発振器に高速クロックの
発生と停止を通知するクロック制御方式は使用せず、マ
−ジンクロックを生成する発振回路に直接SVP4がマ
−ジンクロックの発生と停止を通知するクロック制御方
式を使用する。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram of a margin clock test apparatus showing an embodiment of the present invention. As shown in FIG. 1, in this embodiment, a margin clock generator 6 is independently arranged outside the device 5. Margin clock generator 6
Is connected to the clock switching circuit 2 in the device 5 and is also connected to the SVP 4. Outside the margin clock generator 6, SG11 to SG1i are connected. The margin clock generator 6 is capable of sequentially switching the margin clock frequency, which has been set in advance to have discrete values, under the control of the SVP 4, and is easily portable in a portable size. Is possible and S
The signal from G can also be supplied to the device 5. Therefore, this generator 6 is used only during the clock margin test. XNORMA 11 is a clock sending unit for sending the margin clock and HIGH level signal, 8 is a power supply circuit unit for supplying internal components of the margin clock generator 6 and generating a HIGH level signal, and XNORMA 11 Oscillation circuit for generating a clock of the same frequency as the normal clock, XSLOW11 to 1k is an oscillation circuit for generating a clock of a frequency lower than the normal clock, XFAST
Reference numerals 11 to 1j are oscillator circuits for generating a clock having a frequency higher than the normal clock, SG11 to 1i are standard signal generators, and CON11 to 1i are connectors for connecting SGs. Here, SG1i, CON1i, XFAST1
j, i, j, and k of XSLOW1k represent the numbers of each of the margin clock generators 6, and are natural numbers. The test apparatus of this embodiment is the same as that of the conventional Japanese Patent Laid-Open No. 55-55-55.
As with the device described in Japanese Patent No. 33258,
A dynamic clock control system for simulating a state in which the clock suddenly changes by switching between the round clock and the margin clock is not used, but a static clock for testing the operating characteristics of the device 5 at each margin clock is not used. Use a clock control method. Further, the apparatus of this embodiment is the same as that of the conventional Japanese Patent Laid-Open No. 58-1.
No clock control method is used, such as the device described in Japanese Patent Publication No. 07930, in which a clock switching circuit that receives a clock switching signal notifies an oscillator that can generate a high-speed clock and a low-speed clock of generation and stop of the high-speed clock , SVP4 uses a clock control method in which the SVP4 directly reports the generation and stop of the margin clock to the oscillation circuit generating the margin clock.
【0008】図4、図5および図6は、それぞれ周波数
を切換えて出力するマ−ジンクロック発生器とテストを
受ける装置の第1、第2および第3の実施例を示す接続
図である。図4においては、信号ケ−ブル13とそのコ
ネクタ14により装置5とマ−ジンクロック発生器6が
接続される。マ−ジンクロック発生器6は、XFAST
11とXSLOW11から出力されるクロックを、SV
P4からの制御信号140によりAND、OR、NOT
ゲ−トで選択して、いずれか一方をマ−ジンクロック1
10としてクロックユニット1に出力し、同時にHIG
Hレベル信号130もクロックユニット1に出力する。
クロック切換回路2では、マ−ジンクロック発生器6が
装置5に接続されているときにはHIGHレベルであ
り、未接続のときにはLOWレベルである信号131を
用いて、マ−ジンクロック110とノ−マルクロック1
00の切り換えを行い、処理部3にシステムクロック5
0を供給する。また、装置5の各ユニットを給電する電
源ユニット9と電源回路部8を電源ケ−ブル10とその
コネクタ11で接続することにより、マ−ジンクロック
発生器6の電源を確保することができる。電源回路部8
における電源ユニット9の電圧の変動の影響をなくすに
は、電源回路部8に電圧の安定化回路やフュ−ズを設け
ればよい。VHはHIGHレベル電圧、VLはLOWレベ
ル電圧、RはVHとVLの短絡を防止するための電圧抵抗
である。CON11と信号120は、マ−ジンクロック
の種類を増加したり、限界マ−ジン周波数を測定したり
するときに使用する回路である。これにより、マ−ジン
クロック発振器6とクロック切換回路2を単純な回路で
構成することができる。FIGS. 4, 5 and 6 are connection diagrams showing first, second and third embodiments of the margin clock generator for switching and outputting the frequency and the device under test, respectively. In FIG. 4, the signal cable 13 and its connector 14 connect the device 5 and the margin clock generator 6. The margin clock generator 6 is XFAST.
11 and the clock output from XSLOW11, SV
AND, OR, NOT depending on the control signal 140 from P4
Select at the gate and select either
10 is output to the clock unit 1, and at the same time, HIG
The H level signal 130 is also output to the clock unit 1.
The clock switching circuit 2 uses the signal 131 which is at the high level when the margin clock generator 6 is connected to the device 5 and is at the low level when the margin clock generator 6 is not connected to the margin clock 110 and the normal clock. Clock 1
00, and the processing unit 3 receives the system clock 5
Supply 0. Further, the power supply of the margin clock generator 6 can be secured by connecting the power supply unit 9 for supplying power to each unit of the apparatus 5 and the power supply circuit section 8 with the power supply cable 10 and its connector 11. Power circuit section 8
In order to eliminate the influence of the fluctuation of the voltage of the power supply unit 9 in the above, the power supply circuit section 8 may be provided with a voltage stabilizing circuit or a fuse. V H is a HIGH level voltage, V L is a LOW level voltage, and R is a voltage resistance for preventing a short circuit between V H and V L. The CON 11 and the signal 120 are circuits used when increasing the types of margin clocks and measuring the margin margin frequency. As a result, the margin clock oscillator 6 and the clock switching circuit 2 can be composed of simple circuits.
【0009】図5においては、マ−ジンクロック発生器
6がSVP4からの制御信号140により、XFAST
11とXSLOW11の電源VXをリレ−でON,OF
Fして、マ−ジンクロック110と111を切り換えて
クロックユニット1に出力する。クロック切換回路2で
は、SVP4からの制御信号140と141を用いてマ
−ジンクロック110,111,120とノ−マルクロ
ック100の切り換えを行い、処理部3にシステムクロ
ック50を供給する。これにより、マ−ジンクロック発
生器6でのXFAST11とXSLOW11の電源の相
互干渉と、クロックのクロスト−クノイズを防止するこ
とができ、かつ消費電力を低減することができる。な
お、CON11と信号120は、マ−ジンクロックの種
類を増加したり、限界マ−ジン周波数を測定したりする
ときに使用するものである。図6においては、マ−ジン
クロック発生器6がSVP4からの制御信号140と1
41により、CON11、MCON12、CON13か
らのクロックをAND、OR、NOTゲ−トで選択し、
マ−ジンクロック110としてクロックユニット1に出
力する。クロック切換回路2では、SVP4からの制御
信号140と141を用いてマ−ジンクロック110と
ノ−マルクロック100の切り換えを行い、処理部3に
システムクロック50を供給する。なお、図6では、S
G11,12,13をマ−ジンクロック発生器6に外部
に接続している。これにより、予め設定しておくマ−ジ
ンクロック110の周波数を、SGが出力可能な任意の
値に取ることができる。また、装置5と同じア−ス電位
を持つマ−ジンクロック発生器外部電源装置12を設置
してマ−ジンクロック発生器6を給電することにより、
電源回路部8における電源ユニット9の電圧の変動の影
響をなくすことができる。In FIG. 5, the margin clock generator 6 is controlled by the control signal 140 from the SVP 4 to XFAST.
11 and XSLOW 11 power supply V X is turned ON and OF by relay
After that, the margin clocks 110 and 111 are switched and output to the clock unit 1. The clock switching circuit 2 switches between the margin clocks 110, 111, 120 and the normal clock 100 using the control signals 140 and 141 from the SVP 4, and supplies the system clock 50 to the processing unit 3. As a result, mutual interference between the power supplies of XFAST11 and XSLOW11 in the margin clock generator 6 and clock crosstalk noise can be prevented, and power consumption can be reduced. The CON 11 and the signal 120 are used to increase the types of margin clocks and to measure the margin margin frequency. In FIG. 6, the margin clock generator 6 controls the control signals 140 and 1 from the SVP 4.
41 selects the clock from CON11, MCON12 and CON13 by AND, OR and NOT gate,
It is output to the clock unit 1 as the margin clock 110. The clock switching circuit 2 switches between the margin clock 110 and the normal clock 100 using the control signals 140 and 141 from the SVP 4, and supplies the system clock 50 to the processing unit 3. In FIG. 6, S
G11, 12, and 13 are connected to the margin clock generator 6 externally. As a result, the preset frequency of the margin clock 110 can be set to an arbitrary value that can be output by the SG. Further, by installing the margin clock generator external power supply device 12 having the same ground potential as the device 5 and supplying the margin clock generator 6 with power,
It is possible to eliminate the influence of the voltage fluctuation of the power supply unit 9 in the power supply circuit section 8.
【0010】図7、図8、図9および図10は、各々ク
ロックのデュ−ティと電位と位相と周波数を切り換えて
出力するマ−ジンクロック発生器の構成例を示す図であ
る。図7のマ−ジンクロック発生器6は、信号を一定時
間だけ遅延させる遅延素子15を通過したクロック10
2,103と通過していないクロック101をORする
際に、制御信号140によりリレ−をON、OFFして
クロックが通過する遅延素子15の数を切り換えること
により、各デュ−ティのマ−ジンクロック110を生成
している。図11(a)には、XNORM11から発生
された元の波形(101)、遅延素子15を通過した遅
延波形(102,103)、およびこれらの波形のOR
をとった波形(110)が示されている。このように、
ORをとることにより幅が広くなるので、デュ−ティ
(幅)を変化させることができる。なお、図7と図8
は、図4のマ−ジンクロック発生器6に対応させて描い
ている。図8のマ−ジンクロック発生器6は、信号を一
定電圧だけ減衰させる減衰素子16を用い、制御信号1
40によりリレ−をON、OFFしてクロックが通過す
る減衰素子16の数を切り換えることによって、各電位
のマ−ジンクロック110を生成している。図9のマ−
ジンクロック発生器6は、信号を一定時間だけ遅延させ
る遅延素子15を用い、制御信号140によりリレ−を
ON、OFFしてクロックが通過する遅延素子15の数
を切り換えることによって、各位相のマ−ジンクロック
110を生成している。図11(b)には、XNORM
11から発生された元の波形(11)、およびORゲ−
トでの波形(110)が示されている。このように、遅
延素子15を通過させることにより、元の波形(11)
との間に時間の差が生じるので、位相が形成されること
になる。FIG. 7, FIG. 8, FIG. 9 and FIG. 10 are diagrams showing examples of the construction of a margin clock generator for switching and outputting the duty, potential, phase and frequency of the clock. The margin clock generator 6 shown in FIG. 7 has a clock 10 that passes through a delay element 15 that delays a signal by a fixed time.
When ORing 2 and 103 and the clock 101 which has not passed, the relay is turned on and off by the control signal 140 to switch the number of the delay elements 15 through which the clock passes, whereby the margin of each duty is changed. The clock 110 is generated. In FIG. 11A, the original waveform (101) generated from the XNORM 11, the delayed waveforms (102, 103) that have passed through the delay element 15, and the OR of these waveforms.
The waveform (110) taken is shown. in this way,
Since the width becomes wider by taking the OR, the duty (width) can be changed. 7 and 8
Are drawn corresponding to the margin clock generator 6 of FIG. The margin clock generator 6 of FIG. 8 uses an attenuating element 16 for attenuating a signal by a constant voltage, and controls
The margin clock 110 of each potential is generated by turning on and off the relay by 40 and switching the number of the attenuation elements 16 through which the clock passes. Marker of FIG.
The gin clock generator 6 uses a delay element 15 that delays a signal for a fixed time, and switches the relay on and off by a control signal 140 to switch the number of delay elements 15 through which the clock passes, thereby controlling the phase of each phase. Generating a jin clock 110. In FIG. 11 (b), XNORM
Original waveform (11) generated from 11, and OR gate
The waveform (110) is shown. Thus, by passing through the delay element 15, the original waveform (11)
Since there is a time difference between and, a phase is formed.
【0011】図10のマ−ジンクロック発生器6は、X
FAST11からのクロックをカウンタに通過させて周
期を整数倍にして、ノ−マルクロックの周波数である1
0MHzに近い値の周波数のマ−ジンクロック110を
生成している。なお、図4、図5および図6において
は、クロックユニット1にある信号ケ−ブル13のコネ
クタ14を、また図4および図5では、電源ユニット9
にある電源ケ−ブル10のコネクタ11を、いずれもク
ロックマ−ジンテストの時のみ使用することにより、装
置5の各ユニット間をコネクタ接続する際に、筺体の扉
の開閉以外は一切変更を加えずにマ−ジンクロック発生
器6を装置5に接続することができる。また、図6の場
合には、マ−ジンクロック発生器6に発振回路を内蔵し
ないので、ポ−タブルサイズにすることができるが、内
蔵する場合の図4、図5、図7および図8においても、
一定の周波数のクロックを生成する小型で省電力の水晶
発振器を発振回路として用いることにより、マ−ジンク
ロック発生器6をポ−タブルサイズにすることが可能で
ある。また、マ−ジンクロックが切換わったことを示す
表示装置、および給電されていることを示す表示装置
を、マ−ジンクロック発生器6内に備えることにより、
マ−ジンクロック発生器6の動作状態を容易に知ること
ができる。表示装置としては、例えば豆ランプでもよ
い。また、マ−ジンクロック発生器6と装置5を接続す
るときに使用する信号ケ−ブル13とそのコネクタ1
4、電源ケ−ブル10とそのコネクタ11を、装置の内
部で使用している他のケ−ブルやコネクタと同じものに
すれば、マ−ジンクロック発生器6のコストを低くする
ことができる。さらに、マ−ジンクロック発生器6に、
カバ−を設けることにより、マ−ジンクロック発生器6
の保管を容易にし、塵挨から保護することにより信頼性
を向上できる。The margin clock generator 6 of FIG.
The clock from FAST11 is passed through the counter to make the cycle an integral multiple, which is the frequency of the normal clock.
The margin clock 110 having a frequency close to 0 MHz is generated. The connector 14 of the signal cable 13 in the clock unit 1 is shown in FIGS. 4, 5, and 6, and the power supply unit 9 is shown in FIGS.
By using all the connectors 11 of the power cable 10 in Fig. 1 only during the clock margin test, no changes are made except when opening and closing the housing door when connecting the units of the device 5 with each other. In addition, a margin clock generator 6 can be connected to the device 5. Further, in the case of FIG. 6, since the oscillating circuit is not built in the margin clock generator 6, it is possible to make the size portable. However, in the case of incorporating the oscillating circuit, FIG. 4, FIG. 5, FIG. Even in
It is possible to make the margin clock generator 6 portable by using a small and power-saving crystal oscillator that generates a clock of a constant frequency as an oscillation circuit. In addition, by providing a display device indicating that the margin clock has been switched and a display device indicating that power is being supplied in the margin clock generator 6,
The operating state of the margin clock generator 6 can be easily known. The display device may be a miniature lamp, for example. Also, the signal cable 13 and its connector 1 used when connecting the margin clock generator 6 and the device 5 together.
4. If the power cable 10 and its connector 11 are the same as other cables and connectors used inside the apparatus, the cost of the margin clock generator 6 can be reduced. .. Furthermore, in the margin clock generator 6,
By providing a cover, the margin clock generator 6
The reliability can be improved by facilitating storage and protecting from dust.
【0012】[0012]
【発明の効果】以上説明したように、本発明によれば、
クロックマ−ジンテストのための装置を小型化し、発振
回路の取り付け取り外しの際の付け替えミスや回収し忘
れをなくすことができ、かつ利用者の使用場所でも容易
にクロックマ−ジンテストを実行することが可能とな
る。また、予め設定されたとびとびの値の周波数、デュ
−ティ、または電位のマ−ジンクロックのみならず、S
Gからの連続して特性が変化された信号を装置に供給で
きるので、実用的かつ極めて有用である。As described above, according to the present invention,
The device for the clock margin test can be miniaturized to avoid mistakes in replacement and forgetting to recover the oscillator circuit when it is attached and removed, and the clock margin test can be easily performed at the user's place of use. Become. In addition to the marginal clock of preset discrete frequency, duty, or potential, S
It is practical and extremely useful because it is possible to supply the device with a signal whose characteristics are continuously changed from G.
【0013】[0013]
【図1】本発明の一実施例を示すクロックマ−ジンテス
ト装置のブロック図である。FIG. 1 is a block diagram of a clock margin test apparatus showing an embodiment of the present invention.
【図2】従来のクロックマ−ジンテスト装置の一例を示
すブロック図である。FIG. 2 is a block diagram showing an example of a conventional clock margin test apparatus.
【図3】従来のクロックマ−ジンテスト装置の他の例を
示すブロック図である。FIG. 3 is a block diagram showing another example of a conventional clock margin test apparatus.
【図4】図1におけるマ−ジンクロック発生器とテスト
装置の接続を示す第1の実施例図である。4 is a first embodiment diagram showing the connection between the margin clock generator and the test device in FIG. 1. FIG.
【図5】同じくマ−ジンクロック発生器とテスト装置の
接続を示す第2の実施例図である。FIG. 5 is a second embodiment diagram showing the connection between the margin clock generator and the test device.
【図6】同じくマ−ジンクロック発生器とテスト装置の
接続を示す第3の実施例図である。FIG. 6 is a third embodiment diagram showing the connection between the margin clock generator and the test device.
【図7】デュ−ティを切り換えて出力するマ−ジンクロ
ック発生器の第1の具体例図である。FIG. 7 is a diagram of a first specific example of a margin clock generator for switching and outputting a duty.
【図8】電位を切り換えて出力するマ−ジンクロック発
生器の第2の具体例図である。FIG. 8 is a second specific example diagram of a margin clock generator for switching and outputting a potential.
【図9】位相を切り繁えて出力するマ−ジンクロック発
生器の第3の具体例図である。FIG. 9 is a diagram showing a third specific example of the margin clock generator which outputs the phase in a phased manner.
【図10】周波数を切り換えて出力するマ−ジンクロッ
ク発生器の第4の具体例図である。FIG. 10 is a diagram of a fourth specific example of the margin clock generator for switching and outputting the frequency.
【図11】図7および図9における波形のデュ−ティ変
化、および位相の変化を行う場合のタイムチャ−トであ
る。FIG. 11 is a time chart when the duty and the phase of the waveforms in FIGS. 7 and 9 are changed.
1 クロックユニット 2 クロック切換回路 3 処理部 4 サ−ビスプロセッサ(SVP) 5 テスト装置 6 マ−ジンクロック発生器 7 クロック送出部 8 電源回路部 9 電源ユニット 10 電源ケ−ブル 11 電源ケ−ブルのコネクタ 12 マ−ジンクロック発生器外部電源装置 13 信号ケ−ブル 14 信号ケ−ブルのコネクタ 15 遅延素子 16 減衰素子 XNORM ノ−マルクロック生成発振回路 XFAST ノ−マルクロックより高い周波数クロック
を生成する発振回路 XSLOW ノ−マルクロックより低い周波数クロック
を生成する発振回路 SG 標準信号発生器 CON SGのコネクタ1 clock unit 2 clock switching circuit 3 processing unit 4 service processor (SVP) 5 test device 6 margin clock generator 7 clock sending unit 8 power supply circuit unit 9 power supply unit 10 power supply cable 11 power supply cable Connector 12 Margin clock generator External power supply device 13 Signal cable 14 Signal cable connector 15 Delay element 16 Attenuation element XNORM Normal clock generation oscillator circuit XFAST Oscillation that generates a higher frequency clock than the normal clock Circuit XSLOW Oscillation circuit that generates lower frequency clock than normal clock SG Standard signal generator CON SG connector
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川島 誠一 神奈川県秦野市堀山下1番地 株式会社日 立製作所神奈川工場内 (72)発明者 小幡 清一 神奈川県秦野市堀山下1番地 株式会社日 立製作所神奈川工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Seiichi Kawashima, No. 1 Horiyamashita, Hinoyama, Hadano, Kanagawa Pref., Kanagawa Plant, Hitate Manufacturing Co., Ltd. (72) Seiichi Obata, No. 1 Horiyamashita, Hadano, Kanagawa Factory Kanagawa factory
Claims (1)
を選択して処理部に供給するクロックユニットと、上記
各クロックに同期して処理を実行する処理部と、該クロ
ックユニットおよび処理部を制御するサ−ビスプロセッ
サとを備えたクロックマ−ジンテスト装置において、該
サ−ビスプロセッサの制御により、予めとびとびの値が
設定されているマ−ジンクロックの周波数、デュ−テ
ィ、電位、ないし位相の値を順次切り換えるマ−ジンク
ロック発生手段を、装置の外部に設置して、クロックマ
−ジンテストの時だけ該装置に接続し、該サ−ビスプロ
セッサからマ−ジンクロックを切り換えるコマンドと、
上記処理部の処理の実行を開始するコマンドと、該処理
の実行を終了させるコマンドを繰り返し発行させること
により、マ−ジンクロックの各周波数、各デュ−ティ、
各電位ないし各位相における装置の動作特性を試験する
ことを特徴とするクロックマ−ジンテスト装置。1. A clock unit for selecting a normal clock or a margin clock and supplying it to a processing unit, a processing unit for executing processing in synchronization with each clock, and the clock unit and the processing unit. In a clock margin test apparatus equipped with a controlling service processor, the frequency, duty, potential, or phase of the margin clock whose discrete value is set in advance is controlled by the control of the service processor. A command for switching the margin clock from the service processor by installing a margin clock generating means for sequentially changing the value outside the equipment and connecting to the equipment only at a clock margin test.
By repeatedly issuing a command for starting the execution of the processing of the processing unit and a command for ending the execution of the processing, each frequency of the margin clock, each duty,
A clock margin test apparatus for testing the operating characteristics of the apparatus at each potential or each phase.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064685A JPH05265587A (en) | 1992-03-23 | 1992-03-23 | Clock margin test device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064685A JPH05265587A (en) | 1992-03-23 | 1992-03-23 | Clock margin test device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05265587A true JPH05265587A (en) | 1993-10-15 |
Family
ID=13265260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4064685A Pending JPH05265587A (en) | 1992-03-23 | 1992-03-23 | Clock margin test device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05265587A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005285114A (en) * | 1996-03-01 | 2005-10-13 | Samsung Electronics Co Ltd | Method and apparatus for enhancing performance of processor |
-
1992
- 1992-03-23 JP JP4064685A patent/JPH05265587A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005285114A (en) * | 1996-03-01 | 2005-10-13 | Samsung Electronics Co Ltd | Method and apparatus for enhancing performance of processor |
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