JPH05264465A - Inspecting apparatus of defect of repeated pattern - Google Patents
Inspecting apparatus of defect of repeated patternInfo
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- JPH05264465A JPH05264465A JP4325192A JP32519292A JPH05264465A JP H05264465 A JPH05264465 A JP H05264465A JP 4325192 A JP4325192 A JP 4325192A JP 32519292 A JP32519292 A JP 32519292A JP H05264465 A JPH05264465 A JP H05264465A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、繰返しパターンが所定
ピッチにて配列された被検査物の欠陥を抽出する装置に
係り、特にウエハ上に集積された半導体メモリの外観検
査に好適な欠陥検査装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for extracting defects of an object to be inspected in which a repetitive pattern is arranged at a predetermined pitch, and particularly to a defect inspection suitable for appearance inspection of a semiconductor memory integrated on a wafer. Regarding the device.
【０００２】[0002]
【従来の技術】検査対象とする被検査物の１つに、半導
体（シリコンなど）のウエハが挙げられる。ウエハは酸
化、フォトレジスト加工、拡散、薄膜の形成、蒸着など
の各ウエハ処理工程を経て、ウエハ上に回路のパターン
が形成されていく。2. Description of the Related Art One of the objects to be inspected is a semiconductor (silicon or the like) wafer. The wafer undergoes various wafer processing steps such as oxidation, photoresist processing, diffusion, thin film formation, vapor deposition, and the like to form a circuit pattern on the wafer.
【０００３】特に、半導体メモリが作り込まれたウエハ
では繰返しパターンであるチップが所定ピッチにて配列
されている。また、そのチップ内には同じく繰返しパタ
ーンであるセルが所定ピッチにて配列されている。Particularly, in a wafer in which a semiconductor memory is built, chips having a repetitive pattern are arranged at a predetermined pitch. In addition, cells having the same repetitive pattern are arranged at a predetermined pitch in the chip.
【０００４】従来、この種の検査装置は図１に示すよう
に２台の撮像装置１ａ，１ｂを持ち、一方は繰返しパタ
ーン５ａを、他方は同一のパターンを持つ別の繰返しパ
ターン５ｂを撮像し、その映像信号２ａ，２ｂを比較回
路３で比較して不一致部分から欠陥部を推定するように
構成していた。Conventionally, this type of inspection apparatus has two image pickup devices 1a and 1b as shown in FIG. 1, one of which picks up a repetitive pattern 5a and the other of which picks up another repetitive pattern 5b having the same pattern. The comparison circuit 3 compares the video signals 2a and 2b to estimate the defective portion from the mismatched portion.
【０００５】しかし、このような装置で微細なパターン
の検査を行なうと、撮像系が精密高倍率になるにつれ、
２つの撮像系間のわずかな位置ずれやピントのずれ、ま
たわずかな照明状態の違い、レンズ系の歪状況の違いな
どが映像信号の大きな違いとして現われ、そのため誤り
検出（虚報）が避けられず、検査装置として使えない、
という問題点があった。However, when a fine pattern is inspected by such an apparatus, as the image pickup system becomes more precise and higher in magnification,
A slight difference between the two imaging systems, such as a slight misalignment and focus, a slight difference in the lighting condition, and a difference in the distortion of the lens system, etc. appear as large differences in the video signals, so error detection (false alarm) cannot be avoided. , Cannot be used as an inspection device,
There was a problem.
【０００６】上記の問題点を解決するために１台の撮像
装置で検査する従来例として特開昭５８−３７９２３号
公報がある。ただし、被検査物（移動台）を等速に移動
させて検査時間を短縮するための具体的な開示はない。Japanese Patent Laid-Open No. 58-37923 discloses a conventional example in which a single image pickup device is used to solve the above problems. However, there is no specific disclosure for moving the object to be inspected (movable table) at a constant speed to shorten the inspection time.
【０００７】[0007]
【発明が解決しようとする課題】本発明は上記実情にか
んがみてなされたものであり、その目的とするところ
は、比較すべき２つの映像信号の撮像条件をできるだけ
完全に一致させ、かつ検査時間を短縮することができる
繰返しパターンの欠陥検査装置を提供することである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object of the present invention is to make the imaging conditions of two video signals to be compared as completely as possible and to provide an inspection time. It is an object of the present invention to provide a defect inspection apparatus for a repetitive pattern that can shorten the time.
【０００８】[0008]
【課題を解決するための手段】このため、本発明では、
対象を半導体メモリのウエハのように微細な繰返しパタ
ーンが周期的に配列しているものに限定し、次のような
構成をとることで上記目的を達成した。Therefore, according to the present invention,
The above object was achieved by limiting the object to a semiconductor memory wafer in which fine repetitive patterns are periodically arranged and adopting the following configuration.
【０００９】被検査物内に規則的に配列された繰返しパ
ターンの外観を検査する繰返しパターンの欠陥検査装置
において、被検査物を、繰返しパターンが配列されてい
る方向に等速に移動させる移動台と、移動台の移動に応
じて被検査物の映像信号を得る撮像手段と、映像信号
を、移動台が繰返しパターンピッチ分移動する時間だけ
遅らせる遅延手段と、遅延手段にて遅らされた繰返しパ
ターンピッチ分の映像信号と、その時点で上記撮像手段
により取り込んだ繰返しパターンピッチ分の映像信号と
を比較する比較手段とを備えて、繰返しパターンの欠陥
を検査するものである。In a defect inspection apparatus for a repetitive pattern for inspecting the appearance of a repetitive pattern regularly arranged in an object to be inspected, a moving table for moving the object to be inspected at a constant speed in the direction in which the repetitive pattern is arranged. An image pickup means for obtaining a video signal of the object to be inspected according to the movement of the movable table, a delay means for delaying the video signal by a time for the movable table to move by a repetitive pattern pitch, and a repetitive delay delayed by the delay means. The image forming apparatus is equipped with a comparison unit for comparing the image signal corresponding to the pattern pitch with the image signal corresponding to the repeating pattern pitch captured by the image pickup unit at that time to inspect the defects of the repeating pattern.
【００１０】[0010]
【作用】上記の構成により、比較すべき２つの映像信号
の撮像条件をできるだけ完全に一致させることができ、
検査時間の増加を防ぐことができる。また、上記の従来
例のように、映像信号をメモリに書き込んだり読み出し
たりする必要はない。それは、被検査パターンを等速に
移動させているので、単に映像信号をシフトレジスタ等
で移動台が繰返しパターンピッチ分移動する時間だけ遅
らせるだけで良い。With the above construction, the image pickup conditions of the two video signals to be compared can be matched as completely as possible,
It is possible to prevent an increase in inspection time. Further, unlike the above-mentioned conventional example, it is not necessary to write or read the video signal in the memory. Since the pattern to be inspected is moved at a constant speed, it is only necessary to delay the video signal by a shift register or the like for a time period during which the moving table repeatedly moves by the pattern pitch.
【００１１】[0011]
【実施例】以下、本発明の一実施例を図２〜図８によっ
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
【００１２】図２は、本実施例の全体構成図である。４
〜１０は被検査物を撮像して映像信号に変えるための撮
像系であり、４は被検査物、５ａ，５ｂは被検査物上の
繰返しパターン、６は被検査物を固定し移動させる移動
台、７は位置検出器、８は移動台制御回路、９は照明
器、１０は繰返しパターンの像を１次元的に走査して映
像信号に変換するラインセンサを示す。すなわち、被検
査物４は移動台６上に固定され、移動台は移動台制御回
路８によってＸ方向に等速に移動される。繰返しパター
ン５ａは照明器９によって照明され、その像はラインセ
ンサ１０上に結像する。したがって、ラインセンサを繰
返し駆動することにより、繰返しパターン５ａの像が映
像信号Ｓ１０として出力されることになる。この時、５
ａと同一パターン５ｂがＸ方向に配置されているとすれ
ば、全く同じ映像信号が５ａと５ｂの位置の差分だけ遅
れて映像信号Ｓ１０として出力されることになる。一般
に、半導体メモリでは、同一の繰返しパターンが所定ピ
ッチにて配列されているので、所定ピッチ分の時間遅れ
を置いた映像信号を比較すれば、不一致部分としてパタ
ーン欠陥が検出できることになる。図２に示された回路
ブロックはこのような機能を実現するためのものであ
る。FIG. 2 is an overall configuration diagram of this embodiment. Four
Reference numeral 10 denotes an image pickup system for picking up an image of the object to be inspected and converting it into a video signal, 4 is an object to be inspected, 5a and 5b are repetitive patterns on the object to be inspected, and 6 is a movement for fixing and moving the object to be inspected. A stand, 7 is a position detector, 8 is a moving stand control circuit, 9 is an illuminator, and 10 is a line sensor which scans an image of a repeating pattern one-dimensionally and converts it into a video signal. That is, the inspection object 4 is fixed on the movable table 6, and the movable table is moved at a constant speed in the X direction by the movable table control circuit 8. The repeating pattern 5 a is illuminated by the illuminator 9, and its image is formed on the line sensor 10. Therefore, by repeatedly driving the line sensor, the image of the repeated pattern 5a is output as the video signal S10. At this time, 5
If the same pattern 5b as a is arranged in the X direction, exactly the same video signal will be output as the video signal S10 with a delay of the difference between the positions of 5a and 5b. Generally, in a semiconductor memory, the same repetitive patterns are arranged at a predetermined pitch. Therefore, by comparing video signals delayed by a predetermined pitch, a pattern defect can be detected as a mismatched portion. The circuit block shown in FIG. 2 is for realizing such a function.
【００１３】ラインセンサ１０の出力信号Ｓ１０はＡＤ
変換器１１によってディジタル信号Ｓ１１に変換され
る。これは、アナログ信号よりもディジタル信号の方が
以下の処理が容易になるためである。ディジタル映像信
号１１は遅れ回路１２によって繰返しパターンのピッチ
分だけ電気的に遅らされ、もとの信号Ｓ１１と比較回路
１３によって比較される。比較回路１３は信号Ｓ１１と
Ｓ１２の差をとりその差がある閾値よりも大きい時に
“１”、小さい時に“０”となる２値映像信号Ｓ１３を
出力する回路である。すなわち、映像信号Ｓ１３は欠陥
候補領域だけが“１”となる欠陥映像信号である。The output signal S10 of the line sensor 10 is AD
It is converted into a digital signal S11 by the converter 11. This is because the following processing is easier for digital signals than for analog signals. The digital video signal 11 is electrically delayed by the delay circuit 12 by the pitch of the repeating pattern, and compared with the original signal S11 by the comparison circuit 13. The comparison circuit 13 is a circuit which takes the difference between the signals S11 and S12 and outputs a binary video signal S13 which is "1" when the difference is larger than a threshold value and "0" when the difference is smaller than the threshold value. That is, the video signal S13 is a defect video signal in which only the defect candidate area is "1".
【００１４】欠陥映像信号Ｓ１３には、実際には繰返し
パターンの微小な形状バラツキや、位置合わせ誤差など
により、ノイズの含まれることが多い。欠陥判定回路１
４はこのようなノイズを含む欠陥映像Ｓ１３の中から信
頼すべき欠陥部のみを抽出する回路である。この機能は
例えば後に詳述するように欠陥の面積がある閾値以上あ
ることを判定することによって実現できる。In many cases, the defective video signal S13 actually contains noise due to minute shape variations of the repeated pattern, alignment error, and the like. Defect determination circuit 1
Reference numeral 4 is a circuit for extracting only a defective portion to be trusted from the defective image S13 including such noise. This function can be realized, for example, by determining that the area of the defect is equal to or larger than a certain threshold value as described later in detail.
【００１５】１５は欠陥データ記憶回路であり、欠陥判
定回路からの欠陥検知信号Ｓ１４を受け、その時点の移
動台位置及びラインセンサ内での走査座標ｙを各々位置
検出器７、タイミング回路１６から入力して記憶回路に
記憶する回路である。この記憶データは、繰返しパター
ンの映像入力が終了した後に、計算機１９に読み込ま
れ、欠陥位置データとしてオペレータに表示するなどの
利用がなされる。Reference numeral 15 denotes a defect data storage circuit, which receives a defect detection signal S14 from the defect determination circuit, and detects the position of the moving table and the scanning coordinate y in the line sensor at that time from the position detector 7 and the timing circuit 16, respectively. It is a circuit for inputting and storing it in a memory circuit. The stored data is read by the computer 19 after the input of the image of the repetitive pattern is finished, and is used for displaying it as defect position data to the operator.
【００１６】１６はタイミング発生回路であって、ライ
ンセンサ１０の同期信号など、装置各回路に必要な種種
のタイミングパルス、及びラインセンサ上の信号走査座
標ｙを作り出し、各回路に供給する回路である。Reference numeral 16 denotes a timing generation circuit, which is a circuit for generating various kinds of timing pulses required for each circuit of the device such as a synchronizing signal of the line sensor 10 and signal scanning coordinates y on the line sensor and supplying the same to each circuit. is there.
【００１７】１７は起動制御回路であり、あらかじめ計
算機１９からセットされた検査開始座標と検査終了座標
を記憶し、位置検出器７からの移動台位置Ｘが開始座標
に一致したとき“１”、終了座標に一致した時“０”に
なる検査起動信号をタイミング発生回路に与え、検査時
刻を知らせる機能をもっている。Reference numeral 17 denotes a start control circuit which stores the inspection start coordinates and the inspection end coordinates set by the computer 19 in advance, and outputs "1" when the moving table position X from the position detector 7 coincides with the start coordinates. It has a function of giving an inspection start signal which becomes "0" when it coincides with the end coordinate to the timing generation circuit to notify the inspection time.
【００１８】以上の構成によれば、被検査物上のくり返
しパターン５ａ，５ｂは次のように検査を実行すること
が可能である。まず、計算機１９は繰返しパターンの位
置から移動台の移動位置と検査の開始、終了座標を計算
し、移動台制御回路８によって移動台を動行させるとと
もに、起動制御回路１７に検査開始座標、終了座標をセ
ットする。タイミング発生回路１６は常時各回路に必要
なタイミング信号を送り回路を駆動させているが、起動
制御回路１７から検査起動信号Ｓ１７を受けると欠陥デ
ータ記憶回路に対して欠陥データの記憶を開始させる。
起動制御回路１７は検査終了を検知すると、計算機９に
対して割り込みをかけ、検査が終了したことを通知す
る。計算機１９は、検査終了を検知すると、欠陥データ
記憶回路１５から欠陥座標を読出し、記録またはオペレ
ータに対する表示を行ない、１単位の検査動作を終了す
る。この一連の動作を必要回数くり返せば、被検査物全
面の検査を行なうことが可能である。With the above arrangement, the repeated patterns 5a and 5b on the object to be inspected can be inspected as follows. First, the computer 19 calculates the moving position of the movable table and the start and end coordinates of the inspection from the position of the repeating pattern, and moves the movable table by the movable table control circuit 8 and causes the start control circuit 17 to start and end the inspection. Set the coordinates. The timing generation circuit 16 constantly sends a timing signal required for each circuit to drive the circuit, but when receiving the inspection activation signal S17 from the activation control circuit 17, it causes the defective data storage circuit to start storing defective data.
When the start control circuit 17 detects the end of the inspection, it interrupts the computer 9 and notifies that the inspection is completed. When the inspection end is detected, the computer 19 reads out the defect coordinates from the defect data storage circuit 15 and records or displays them for the operator to end the inspection operation for one unit. By repeating this series of operations a required number of times, it is possible to inspect the entire surface of the inspection object.
【００１９】以上の説明においては、ディジタル映像信
号Ｓ１１と、遅れ回路１２を通過した信号Ｓ１２とが、
位置的に完全に一致していると理想的に仮定したが、現
実には移動台の速度変動や、移動方向の傾きなどによっ
て一致しない場合が多い。位置ずれ検出回路１８は、そ
のような場合に有効な付加回路である。すなわち、位置
にわずかの差があるときは、遅れ回路の遅れ時間を調節
することで補正が可能なので、後にさらに詳述する位置
ずれ検出回路によって２つの映像の位置ずれ量を検出
し、遅れ回路１２の遅れ量を補正すればよい。In the above description, the digital video signal S11 and the signal S12 passing through the delay circuit 12 are
Although it is ideally assumed that the positions perfectly match, in reality, there are many cases where the positions do not match due to the speed fluctuation of the moving table and the inclination of the moving direction. The position shift detection circuit 18 is an additional circuit effective in such a case. That is, when there is a slight difference in position, the correction can be made by adjusting the delay time of the delay circuit. Therefore, the position shift detection circuit, which will be described in more detail later, detects the amount of position shift between the two images, and the delay circuit The delay amount of 12 may be corrected.
【００２０】以下、遅れ回路１２、位置ずれ検出回路１
８、起動制御回路１７、欠陥判定回路１４、欠陥データ
記憶回路１５の詳しい実施例を説明し、本発明が実施可
能であることを明らかにする。Hereinafter, the delay circuit 12 and the position shift detection circuit 1
8, detailed examples of the activation control circuit 17, the defect determination circuit 14, and the defect data storage circuit 15 will be described to clarify that the present invention can be implemented.
【００２１】まず、図３と図４を用いて遅れ回路１２の
詳しい実施例を説明する。First, a detailed embodiment of the delay circuit 12 will be described with reference to FIGS. 3 and 4.
【００２２】ディジタル映像信号Ｓ１１はシフトレジス
タ２１ａ〜２１ｂに図示していないクロック信号ＣＬＫ
によって１データずつ入力される。この各シフトレジス
タの出力信号はタイミングパルＳ１２４によって、４ク
ロック毎にレジスタ２２ａ〜２２ｄにセットされ、さら
にそれに引きつづくタイミング信号Ｓ１２２によって、
記憶回路２３に書き込まれる。この時の書込み番地は信
号Ｓ１２３で与えられるが、Ｓ１２３はタイミング信号
Ｓ１２０と選択回路２７の動作によりカウンタ２９の内
容と一致する。カウンタ２９はタイミング信号Ｓ１２１
によって、４クロックに１回の割で＋１される。すなわ
ち、これらの動作により、入力信号Ｓ１１のデータは連
続する４個ずつにまとめられ、並列的に記憶回路２３に
順次書込まれることになる。The digital video signal S11 is a clock signal CLK not shown in the shift registers 21a-21b.
Inputs one data at a time. The output signal of each shift register is set in the registers 22a to 22d at every 4 clocks by the timing pulse S124, and further by the timing signal S122 which follows it.
It is written in the memory circuit 23. The write address at this time is given by the signal S123, which is the same as the content of the counter 29 due to the operation of the timing signal S120 and the selection circuit 27. The counter 29 outputs the timing signal S121.
Therefore, every 4 clocks, the value is incremented by 1 every time. That is, by these operations, the data of the input signal S11 is collected into four continuous data and sequentially written in parallel in the memory circuit 23.
【００２３】データの読出しは、記憶回路からの読出し
データがタイミング信号Ｓ１２４の立上り時にシフトレ
ジスタ２４ａ〜２４ｄに並列にセットされ、図示してい
ないクロック信号ＣＬＫによってシフトされながら、信
号Ｓ１２５として出力され、別のシフトレジスタ２５ａ
〜２５ｄへと入力される。記憶回路２３からシフトレジ
スタへの読出しはタイミングパルスＳ１２４により４ク
ロックに１回なので、ちょうどシフトレジスタが密にな
ると同時に４データが入力されることになる。シフトレ
ジスタ２５ａ〜２５ｄからの並列出力は、選択回路２６
により選択され遅れ回路出力信号Ｓ１２として出力され
る。読出し時の記憶回路のアドレスＳ１２３は、外部か
らの遅れ量指定データＳ１８の下位２bitを除く上位ビ
ットのデータをカウンタ２９の内容から減算して得られ
る。下位２bitを除く上位ビットのデータとは、遅れ量
を４で割って、その余りを切り捨てた数であり、カウン
タ内容から減算することによりちょうど記憶回路内で遅
れ時間分だけ行先して書かれたデータのアドレスを示す
ことになる。下位２bitは選択回路２６の選択信号とし
て入力することにより、３クロック以下のデータ遅れ量
の補正に用いる。このようにすれば、入力信号Ｓ１１は
遅れ量指定データＳ１８に８クロック分加えた量だけ正
確に遅れて出力信号Ｓ１２として出力される。８クロッ
ク分の余分な遅れは、使用時に８クロック少ない量を指
定することにすれば全く問題にならない。この実施例に
おいては、データを４クロック分ずつまとめて並列に読
出し書込みするようにしたが、このようにすると記憶回
路の速度がデータのクロックよりも遅くて済む利点があ
り、より実際的である。もちろん，データクロックがよ
り速い場合には、並列データ数を増加すれば対処できる
ことは明らかである。In reading data, the read data from the memory circuit is set in parallel in the shift registers 24a to 24d at the rise of the timing signal S124 and is output as the signal S125 while being shifted by the clock signal CLK (not shown). Another shift register 25a
Is input to ~ 25d. Since the reading from the memory circuit 23 to the shift register is performed once every 4 clocks by the timing pulse S124, the shift register becomes just dense and 4 data are input at the same time. The parallel outputs from the shift registers 25a to 25d are selected by the selection circuit 26.
Output by the delay circuit output signal S12. The address S123 of the memory circuit at the time of reading is obtained by subtracting the data of the upper bits except the lower 2 bits of the delay amount designation data S18 from the outside from the contents of the counter 29. The upper bit data excluding the lower 2 bits is the number obtained by dividing the delay amount by 4 and discarding the remainder, and is written just ahead by the delay time in the memory circuit by subtracting from the contents of the counter. It will indicate the address of the data. By inputting the lower 2 bits as a selection signal of the selection circuit 26, the lower 2 bits are used for correcting the data delay amount of 3 clocks or less. In this way, the input signal S11 is output as the output signal S12 after being accurately delayed by an amount obtained by adding eight clocks to the delay amount designation data S18. The extra delay of 8 clocks does not cause any problem if a small amount of 8 clocks is designated at the time of use. In this embodiment, the data is read out and written in parallel for every four clocks, but this has the advantage that the speed of the memory circuit is slower than the data clock, which is more practical. .. Of course, when the data clock is faster, it is obvious that it can be dealt with by increasing the number of parallel data.
【００２４】次に、図５と図６によって、位置ずれ検出
回路１８のより詳細な実施例を説明する。図５において
左側に２系統の空間微分回路があり、右側に位置ずれ検
出回路がある。まず空間微分回路から説明する。ブロッ
ク３１ａ〜３１ｃはラインセンサの１走査分の画素数を
持つ１ラインシフトレジスタを、３２ａ〜３２ｃ，３３
ａ〜３３ｃは各々１画素分のシフトレジスタを示す。１
画素分のシフトレジスタは、入力信号が多値のディジタ
ル信号であるので入力信号のビット数分のフリップフロ
ップから構成される。この回路に入力映像信号Ｓ１１を
入力し、各シフトレジスタを図示していないラインセン
サのサンプリングクロックで駆動すると、各シフトレジ
スタの出力である９個の信号は映像面内の３×３画素か
らなる２次元局所映像の各画素の信号に相当する。しか
も、この３×３画素の局所領域は入力映像信号と同期し
て全映像面を走査する。したがって、この３×３画素の
周辺８画素のデータを加算回路３４で全加算し、中心画
素のデータを８倍回路３５を通して得た信号Ｓ３５と減
算回路３６で差をとることにより、空間微分すなわち明
暗変化点の強調を行うことができる。この空間微分信号
Ｓ３６を閾値θと比較回路３７で比較し、信号Ｓ３６が
閾値θよりも大のとき“１”となるように２値化すれ
ば、信号Ｓ３７は映像中の明暗境界部分だけが“１”と
なる微分２値化信号になる。一方、もうひとつの入力映
像信号Ｓ１２も全く同様な回路によって微分２値化映像
信号Ｓ５７に変換される。位置ずれ検出はこの一方の微
分２値化信号の画面上の位置を少しずらせたものと一致
度を調べ、最も良く一致している映像のずらし量を検出
することで行なわれる。Next, a more detailed embodiment of the positional deviation detection circuit 18 will be described with reference to FIGS. 5 and 6. In FIG. 5, there are two systems of space differentiating circuits on the left side, and there is a position shift detecting circuit on the right side. First, the spatial differentiation circuit will be described. Blocks 31a to 31c are one line shift registers having the number of pixels for one scan of the line sensor, and 32a to 32c, 33.
Reference characters a to 33c each represent a shift register for one pixel. 1
Since the input signal is a multi-valued digital signal, the shift register for pixels is composed of flip-flops for the number of bits of the input signal. When the input video signal S11 is input to this circuit and each shift register is driven by the sampling clock of a line sensor (not shown), the nine signals output from each shift register consist of 3 × 3 pixels in the video plane. It corresponds to the signal of each pixel of the two-dimensional local image. Moreover, the local area of 3 × 3 pixels scans the entire image plane in synchronization with the input image signal. Therefore, the data of the peripheral 8 pixels of the 3 × 3 pixels are fully added by the adder circuit 34, and the data of the central pixel is subtracted by the subtraction circuit 36 from the signal S35 obtained through the octuple circuit 35. The bright and dark change points can be emphasized. The spatial differential signal S36 is compared with the threshold value θ by the comparison circuit 37, and if the signal S36 is binarized so as to be “1” when the signal S36 is larger than the threshold value θ, the signal S37 has only the light-dark boundary portion in the image. The differential binarized signal becomes "1". On the other hand, the other input video signal S12 is also converted into the differential binarized video signal S57 by the same circuit. The misregistration is detected by checking the degree of coincidence with a position on the screen where one of the differential binarized signals is slightly shifted, and detecting the shift amount of the image that is most in agreement.
【００２５】次に右側の位置ずれ検出回路について説明
する。図において３８ａ〜３８ｃ，５８ａ，５８ｂは１
ラインシフトレジスタ、３９ａ〜３６９ｃ，４０ａ，５
９ａは１画素シフトレジスタである。また４１ａ〜４１
ｆはＥＯＲ（排他的論理和）ゲート、４２ａ〜４２ｆは
ＡＮＤゲート、４３ａ〜４３ｆはカウンタである。この
ようにすると、空間微分回路の説明で述べたと同じ理由
により信号Ｓ３９ａ，Ｓ３９ｃ，Ｓ３８ｂ，Ｓ４０ａは
Ｓ３９ｂを中心として映像上で４方向に隣接する画像信
号を表わす。ここで、Ｓ３９ｂとＳ５９ａとは、シフト
レジスタによって時間的に全く同じだけ遅らされている
ので、入力信号Ｓ１１とＳ１２が全く同じものであれば
全く同じ信号となり、またＳ３９ａ，Ｓ３９ｃ，Ｓ３９
ａ，Ｓ４０ａはそれぞれＳ３９ｂを空間的に１画素ずら
した映像の出力信号になる。したがって、ＥＯＲゲート
４１ａ〜４１ｆによって各々Ｓ５９ａと一致をとり不一
致の画素すなわち“１”の数をある一定時間カウンタ４
３ａ〜４３ｆで計数すれば計数値の最も小さいパターン
が最もよく一致したパターンであるので、計数値最小の
カウンタの位置を調べることにより、信号Ｓ１１とＳ１
２の最ももっともらしいずれ量を知ることができる。制
御信号Ｓ１８１，Ｓ１８２はカウンタを一定周期で動か
すための制御信号であり、たとえば図６にあるような信
号である。すなわち、Ｓ１８２によってカウンタをリセ
ットし、次にＳ１８１によってある一定時間ゲート４２
ａ〜４２ｆをあけてＥＯＲゲート４１ａ〜４１ｆの出力
の“１”の数を計数する。Ｓ１８３は次にのべるレジス
タ４８への結果のセット信号であり、位置ずれ検出の最
終結果をセットする。Next, the position shift detection circuit on the right side will be described. In the figure, 38a to 38c, 58a and 58b are 1
Line shift registers, 39a to 369c, 40a, 5
9a is a 1-pixel shift register. 41a to 41
f is an EOR (exclusive OR) gate, 42a to 42f are AND gates, and 43a to 43f are counters. By doing so, the signals S39a, S39c, S38b, and S40a represent image signals adjacent to each other in four directions on the video centering on S39b for the same reason as described in the explanation of the spatial differentiating circuit. Here, since S39b and S59a are delayed by the shift register by exactly the same time, if the input signals S11 and S12 are exactly the same, they are exactly the same signals, and S39a, S39c, and S39.
a and S40a are video output signals obtained by spatially shifting S39b by one pixel. Therefore, the EOR gates 41a to 41f each determine the number of pixels that coincide with S59a and do not coincide with each other, that is, the number of "1", for a certain time.
3a to 43f, the pattern with the smallest count value is the best matched pattern. Therefore, by checking the position of the counter with the smallest count value, the signals S11 and S1 are detected.
You can know the most plausible amount of 2. The control signals S181 and S182 are control signals for moving the counter in a constant cycle, and are signals as shown in FIG. 6, for example. That is, the counter is reset in S182, and then the gate 42 is reset for a certain time in S181.
The number "1" of the outputs of the EOR gates 41a to 41f is counted after opening a to 42f. S183 is a subsequent set signal to the register 48, which sets the final result of the positional deviation detection.
【００２６】ブロック４４ａ，４４ｂは最小位置検出回
路でありカウンタの中で最小の値を示すカウンタの位置
を検出して出力する回路である。たとえば最小位置検出
回路４４ａはカウンタ４３ａの値が最も小さければ“−
１”を、４３ｂならば“０”を、４３ｃならば“＋１”
をそれぞれ信号Ｓ４４ａとして出力するもので、その結
果はたて方向への位置ずれ量を示している。同様に４４
ｂはよこ方向の位置ずれ量を信号Ｓ４４ｂとして“−
１”，“０”，“＋１”で出力する。ブロック４５と４
６は、たてよこ２次元位置ずれ量を１次元位置ずれ量に
換算する回路であり、たて方向位置ずれ量に１ラスタ分
の画素数を定数倍回路４５によって乗算し、さらによこ
方向位置ずれ量をカウタン回路４６によって加算する。
ブロック４７と４８は各々加算回路とレジスタであり、
レジスタ４８に記憶されている現時点での位置ずれ量に
新たに検出された位置ずれ量を加算して新しい位置ずれ
量をレジスタ４８にセットする回路である。レジスタ４
８は制御信号Ｓ１８３によってセットされ、その内容は
Ｓ１８として前述のごとく遅れ回路１２へ入力される。
以上の回路により、一定時間毎に２つの映像Ｓ１１とＳ
１２の間の位置ずれ量が検出され、Ｓ１１とＳ１２が一
致するように遅れ量を調整することが可能になる。The blocks 44a and 44b are minimum position detecting circuits, which are circuits for detecting and outputting the position of the counter showing the minimum value among the counters. For example, if the value of the counter 43a is the smallest, the minimum position detection circuit 44a indicates "-".
1 ", 43b" 0 ", 43c" +1 "
Are output as signals S44a, respectively, and the result indicates the amount of positional deviation in the vertical direction. Similarly 44
b is the amount of positional deviation in the horizontal direction as a signal S44b, which is "-
Outputs 1 "," 0 ", and" +1 ". Blocks 45 and 4
Reference numeral 6 denotes a circuit for converting the vertical two-dimensional positional deviation amount into a one-dimensional positional deviation amount, which is obtained by multiplying the vertical direction positional deviation amount by the number of pixels of one raster by a constant multiplying circuit 45, and further calculating the lateral direction position. The shift amount is added by the cowton circuit 46.
Blocks 47 and 48 are an adder circuit and a register,
This is a circuit for adding a newly detected position shift amount to the current position shift amount stored in the register 48 and setting the new position shift amount in the register 48. Register 4
8 is set by the control signal S183, and the content thereof is input to the delay circuit 12 as S18 as described above.
With the above circuit, two images S11 and S
The positional deviation amount between 12 is detected, and the delay amount can be adjusted so that S11 and S12 match.
【００２７】図７は起動制御回路１７のより詳細な実施
例である。ブロック６３，６４はレジスタであり、検査
に先立って計算機１９から信号Ｓ１９１として、検査ス
タート座標ＸS、検査ストップ座標ＸEが書込まれる。Ｓ
７は位置検出器の出力信号であり、移動台の現在位置Ｘ
が常時Ｓ７として一致回路６１，６２に入力されてい
る。ブロック６５は一致回路の出力信号Ｓ６１，Ｓ６２
によってセット，リセットされるフリップフロップであ
る。検査開始とともに移動台がＸ方向に移動を開始し、
Ｓ７の位置Ｘがレジスタ６３の検査スタート座標ＸSに
一致すると、フリップフロップ６５がセットされ出力信
号Ｓ１７が“１”となりタイミング発生回路１６に検査
中であることを知らせる。移動台がさらに移動しレジス
タ６４の検査ストップ座標ＸEに一致するとフリップフ
ロップ６５がリセットされＳ１７が“０”となりタイミ
ング発生回路に検査停止中であることを通知する。この
ようにして全体検査回路の起動が制御される。FIG. 7 is a more detailed embodiment of the activation control circuit 17. The blocks 63 and 64 are registers, and the inspection start coordinate X S and the inspection stop coordinate X E are written from the computer 19 as a signal S191 prior to the inspection. S
7 is the output signal of the position detector, which is the current position X of the mobile platform.
Is always input to the coincidence circuits 61 and 62 as S7. The block 65 is the output signals S61 and S62 of the coincidence circuit.
It is a flip-flop that is set and reset by. With the start of the inspection, the movable table starts moving in the X direction,
When the position X of S7 coincides with the inspection start coordinate X S of the register 63, the flip-flop 65 is set and the output signal S17 becomes "1" to notify the timing generation circuit 16 that the inspection is being performed. When the movable table further moves and coincides with the inspection stop coordinate X E of the register 64, the flip-flop 65 is reset and S17 becomes "0" to notify the timing generation circuit that the inspection is stopped. In this way, the activation of the whole inspection circuit is controlled.
【００２８】図８は欠陥判定回路１４と欠陥データ記憶
回路１５のより詳細な実施例である。図において、７１
ａ〜７１ｅは１ラインシフトレジスタを、７２ａ〜７２
ｅ、７３ａ〜７３ｅ，７４ａ〜７４ｅ，７５ａ〜７５ｅ
は１画素シフトレジスタである。この回路をラインセン
ササンプリングクロックで起動すれば、“欠陥”映像信
号Ｓ１３を入力して５×５局所領域映像信号を並列に出
力することができる。ブロック７６ａ〜７６ｅ及び７７
は加算器であり、並列出力された５×５画素の局所映像
の中から“１”の数を総和する。入力信号Ｓ１３は欠陥
部分が“１”となる“欠陥”映像であるので“１”の数
は５×５局所映像内の欠陥面積を示す。そこで、欠陥面
積信号Ｓ７７を閾値Ｓ７８１と比較器７８で比較すれ
ば、検知信号Ｓ７８はある程度以上欠陥が大きい場合の
み“１”、他は“０”になりわずかなノイズによって生
じる“欠陥信号”を欠陥と誤まることもなく、安定した
欠陥判定ができることになる。欠陥判定回路によって
“１”が出力されるとその時点での移動台座標信号Ｓ７
（Ｘ，Ｙ）とラインセンサの走査位置信号ｙがレジスタ
７９にセットされ、さらにワンショット回路８０によっ
てタイミングがとられて記憶回路８１に記憶される。ワ
ンショット回路８０によってＳ７８の立上がり時のみ記
憶回路８１に記憶されるため、大きな欠陥の各画素座標
が連続して記憶回路８１に書込まれることは止される。
記憶回路の内容は信号Ｓ１９１として計算機１９によっ
て読みとられる。FIG. 8 shows a more detailed embodiment of the defect judgment circuit 14 and the defect data storage circuit 15. In the figure, 71
a to 71e are 1-line shift registers, and 72a to 72e.
e, 73a to 73e, 74a to 74e, 75a to 75e
Is a 1-pixel shift register. If this circuit is activated by the line sensor sampling clock, the "defective" video signal S13 can be input and the 5 × 5 local area video signal can be output in parallel. Blocks 76a-76e and 77
Is an adder, which sums the number of "1" s from the parallel output 5 × 5 pixel local image. Since the input signal S13 is a "defect" image in which the defective portion is "1", the number of "1" indicates the defect area in the 5 × 5 local image. Therefore, if the defect area signal S77 is compared with the threshold value S781 by the comparator 78, the detection signal S78 becomes "1" only when the defect is large to a certain extent, and "0" at the other, and the "defect signal" caused by a slight noise is obtained. It is possible to make a stable defect determination without being mistaken for a defect. When "1" is output by the defect determination circuit, the moving platform coordinate signal S7 at that time is output.
(X, Y) and the scanning position signal y of the line sensor are set in the register 79, and are stored in the storage circuit 81 at a timed timing by the one-shot circuit 80. Since the one-shot circuit 80 stores the pixel coordinates of a large defect in the memory circuit 81 only at the rising edge of S78, continuous writing of the pixel coordinates of a large defect in the memory circuit 81 is stopped.
The contents of the memory circuit are read by the computer 19 as a signal S191.
【００２９】以上の説明により、本発明が具体的に実施
可能であることは明示された。From the above description, it has been clarified that the present invention can be concretely implemented.
【００３０】なお、本発明には前記実施例の他に種々変
形例が考えられる。繰返しパターンの間に別のパターン
がはさまれている場合には、設計データから計算される
移動台座標によってシフトレジスタのクロックを一時停
止する機能を付加し、別パターンの入力を無視して検査
できるようにすることもできる。また、撮像装置として
ラインセンサを用いる代わりに、細く絞った光または電
子線を被検査物上に１次元的に走査し、その反射光量あ
るいは反射電子量を検知するようにしても同じ効果が得
られる。The present invention can be modified in various ways other than the above embodiment. When another pattern is sandwiched between repetitive patterns, a function to temporarily stop the clock of the shift register by the moving platform coordinates calculated from the design data is added, and the input of another pattern is ignored for inspection. You can also allow it. Further, instead of using the line sensor as the image pickup device, the same effect can be obtained by scanning the object to be inspected one-dimensionally with light or an electron beam that is narrowed down and detecting the reflected light amount or the reflected electron amount. Be done.
【００３１】[0031]
【発明の効果】本発明によれば、全く同一の撮像条件
下での２つの映像を比較することが可能になること、
撮像する時間の増加を防ぐことができること、簡単な
装置にてにより、従来技術よりもはるかに精密に、かつ
早く２つの繰返しパターンを比較することが可能にな
り、超ＬＳＩなどの微細な繰返しパターンの欠陥を抽出
することが可能になる。According to the present invention, it becomes possible to compare two images under exactly the same imaging conditions,
It is possible to compare two repetitive patterns much more accurately and faster than the conventional technology by preventing the increase of imaging time and using a simple device. It becomes possible to extract defects.
【図１】従来技術の説明図。FIG. 1 is an explanatory diagram of a conventional technique.
【図２】本発明の実施例を示す全体構成図。FIG. 2 is an overall configuration diagram showing an embodiment of the present invention.
【図３】遅れ回路１２の説明図。FIG. 3 is an explanatory diagram of a delay circuit 12.
【図４】制御信号のタイミングを示す図。FIG. 4 is a diagram showing timing of control signals.
【図５】位置ずれ検出回路１８の詳細説明図。FIG. 5 is a detailed explanatory diagram of the positional deviation detection circuit 18.
【図６】制御信号のタイミングを示す図。FIG. 6 is a diagram showing a timing of a control signal.
【図７】起動制御回路１７の詳細説明図。FIG. 7 is a detailed explanatory diagram of a startup control circuit 17.
【図８】欠陥判定回路１４と欠陥データ記憶回路１５の
詳細説明図。FIG. 8 is a detailed explanatory diagram of a defect determination circuit 14 and a defect data storage circuit 15.
１ａ，１ｂ…撮像装置、３…比較回路、４…被検査物、
５ａ，５ｂ…繰返しパターン、６…移動台、７…位置検
出器、９…照明器、１０…ラインセンサ、Ｓ１０…映像
信号、１１…ＡＤ変換器、１２…遅れ回路、１３…比較
回路、１４…欠陥判定回路、１５…欠陥データ記憶回
路、１６…タイミング発生回路、１７…起動制御回路、
１８…位置ずれ検出回路、１９…計算機。1a, 1b ... Imaging device, 3 ... Comparison circuit, 4 ... Inspected object,
5a, 5b ... Repeating pattern, 6 ... Moving base, 7 ... Position detector, 9 ... Illuminator, 10 ... Line sensor, S10 ... Video signal, 11 ... AD converter, 12 ... Delay circuit, 13 ... Comparison circuit, 14 Defect determination circuit, 15 Defect data storage circuit, 16 Timing generation circuit, 17 Start control circuit,
18 ... Position shift detection circuit, 19 ... Calculator.
Claims (1)
ターンの外観を検査する繰返しパターンの欠陥検査装置
において、 上記被検査物を、上記繰返しパターンが配列されている
方向に等速に移動させる移動台と、 上記移動台の移動に応じて上記被検査物の映像信号を得
る撮像手段と、 上記映像信号を、上記移動台が上記繰返しパターンピッ
チ分移動する時間だけ遅らせる遅延手段と、 上記遅延手段にて遅らされた繰返しパターンピッチ分の
映像信号と、その時点で上記撮像手段により取り込んだ
繰返しパターンピッチ分の映像信号とを比較する比較手
段とを備え、 上記繰返しパターンの欠陥を検査することを特徴とする
繰返しパターンの欠陥検査装置。1. A repetitive pattern defect inspection apparatus for inspecting the appearance of a repetitive pattern regularly arranged in an object to be inspected, wherein the object to be inspected is uniformly moved in the direction in which the repetitive pattern is arranged. A moving table to be moved, an image pickup means for obtaining a video signal of the object to be inspected according to the movement of the moving table, and a delay means for delaying the video signal by a time period in which the moving table moves by the repeating pattern pitch. The image signal for the repetitive pattern pitch delayed by the delay means and the image signal for the repetitive pattern pitch captured by the image pickup means at that time are provided with a comparison means, and a defect of the repetitive pattern is detected. A repeated pattern defect inspection apparatus characterized by inspecting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325192A JPH0795041B2 (en) | 1992-12-04 | 1992-12-04 | Repeat pattern defect inspection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325192A JPH0795041B2 (en) | 1992-12-04 | 1992-12-04 | Repeat pattern defect inspection system |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065420A Division JPS59192943A (en) | 1983-04-15 | 1983-04-15 | Defect inspecting device repetitive pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05264465A true JPH05264465A (en) | 1993-10-12 |
| JPH0795041B2 JPH0795041B2 (en) | 1995-10-11 |
Family
ID=18174046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325192A Expired - Fee Related JPH0795041B2 (en) | 1992-12-04 | 1992-12-04 | Repeat pattern defect inspection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795041B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574409A (en) * | 1978-11-30 | 1980-06-05 | Fujitsu Ltd | Defect inspection system of repetitive pattern |
| JPS56162037A (en) * | 1980-05-19 | 1981-12-12 | Nec Corp | Detection for foreign matter on surface |
-
1992
- 1992-12-04 JP JP4325192A patent/JPH0795041B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574409A (en) * | 1978-11-30 | 1980-06-05 | Fujitsu Ltd | Defect inspection system of repetitive pattern |
| JPS56162037A (en) * | 1980-05-19 | 1981-12-12 | Nec Corp | Detection for foreign matter on surface |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795041B2 (en) | 1995-10-11 |
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|---|---|---|---|
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