JPH05260033A - Phase adjustment control system - Google Patents
Phase adjustment control systemInfo
- Publication number
- JPH05260033A JPH05260033A JP4051232A JP5123292A JPH05260033A JP H05260033 A JPH05260033 A JP H05260033A JP 4051232 A JP4051232 A JP 4051232A JP 5123292 A JP5123292 A JP 5123292A JP H05260033 A JPH05260033 A JP H05260033A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- control signal
- flip
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、大規模集積回路又はプ
リント基板等の回路装置間の信号位相を調整する位相調
整制御方式に関する。データ伝送装置やデータ処理装置
に於いては、大規模集積回路（ＬＳＩ）又はこのＬＳＩ
を搭載したプリント基板等の回路装置を複数個設けて構
成され、それらの回路装置間は、各種の信号線やデータ
バス等により接続されている。このような回路装置間の
信号線によるクロック信号や各種の制御信号の転送に於
いて、クロック信号が数１００ＭＨｚ程度以上となる
と、各種の制御信号を正確に受信する為には、クロック
信号と制御信号との受信位相を正確に調整する必要が生
じる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase adjustment control system for adjusting a signal phase between circuit devices such as a large scale integrated circuit or a printed circuit board. In a data transmission device or a data processing device, a large-scale integrated circuit (LSI) or this LSI
A plurality of circuit devices such as a printed circuit board on which is mounted are provided, and the circuit devices are connected by various signal lines and data buses. In the transfer of the clock signal and various control signals by the signal line between such circuit devices, when the clock signal exceeds several 100 MHz or more, in order to accurately receive the various control signals, the clock signal and the control signal are controlled. It becomes necessary to accurately adjust the reception phase with the signal.
【０００２】[0002]
【従来の技術】ＬＳＩ又はプリント基板等の回路装置間
で制御信号を転送する場合、送信側の回路装置は、クロ
ック信号の位相に合わせた制御信号を送信する為のフリ
ップフロップを設け、受信側の回路装置もフリップフロ
ップを設けて、相互のフリップフロップ間に制御信号線
を設けると共に、クロック信号を転送するクロック信号
線を設け、受信側の回路装置は、受信したクロック信号
に従って受信した制御信号をそのフリップフロップにセ
ットする構成が採用されている。又データ等について
も、データバスを介して受信したデータを、受信したク
ロック信号に従って一旦フリップフロップにセットし、
そのクロック信号に位相を合わせてデータを処理するこ
とになる。2. Description of the Related Art When a control signal is transferred between circuit devices such as an LSI or a printed circuit board, the circuit device on the transmission side is provided with a flip-flop for transmitting the control signal matched to the phase of the clock signal, and the circuit device on the reception side is provided. The circuit device of is also provided with a flip-flop, the control signal line is provided between the flip-flops, and the clock signal line for transferring the clock signal is provided, and the circuit device on the receiving side receives the control signal according to the received clock signal. Is adopted in the flip-flop. Regarding data, etc., the data received via the data bus is temporarily set in the flip-flop according to the received clock signal,
Data will be processed in phase with the clock signal.
【０００３】[0003]
【発明が解決しようとする問題点】回路装置間でクロッ
ク信号を転送する為のクロック信号線と、制御信号を転
送する為の制御信号線とは、異なる長さとなる場合或い
は伝送特性が異なる場合が多いものであり、従って、送
信側の回路装置からのクロック信号と制御信号との位相
が、受信側の回路装置に於いてずれることがあり、特に
数１００ＭＨｚ程度以上のクロック信号を用いるような
構成に於いては、受信側の回路装置で正確に制御信号を
受信できなくなる場合が生じる。When the clock signal line for transferring the clock signal between the circuit devices and the control signal line for transferring the control signal have different lengths or different transmission characteristics. Therefore, the phase of the clock signal from the circuit device on the transmission side and the control signal may be out of phase in the circuit device on the receiving side. In the configuration, the circuit device on the receiving side may not be able to accurately receive the control signal.
【０００４】制御信号が短い所定の周期で転送される場
合は、前述のような高速クロック信号を用いる構成に於
いても、受信側の回路装置で受信クロック信号と受信制
御信号との間の位相を調整することが可能となるが、単
発的に発生する制御信号を転送する構成に於いては、単
発的に位相調整することになるから、実際上は不可能に
近いものとなる。又非常に長い周期の制御信号を転送す
る構成もあり、このような制御信号についての位相調整
は、非常に長い時間が必要であるから、実際上の位相調
整が困難である。本発明は、制御信号の種類に拘らず、
クロック信号と制御信号との間の位相調整を容易にする
ことを目的とする。In the case where the control signal is transferred in a short predetermined period, even in the configuration using the high speed clock signal as described above, the phase between the reception clock signal and the reception control signal is received by the circuit device on the reception side. Can be adjusted. However, in the configuration for transferring the control signal generated sporadically, the phase is adjusted sporadically, which is practically impossible. There is also a configuration in which a control signal with a very long cycle is transferred, and phase adjustment for such a control signal requires a very long time, so that actual phase adjustment is difficult. The present invention, regardless of the type of control signal,
It is intended to facilitate phase adjustment between a clock signal and a control signal.
【０００５】[0005]
【課題を解決するための手段】本発明の位相調整制御方
式は、図１を参照して説明すると、一方の回路装置１の
フリップフロップ２に制御信号ＣＯＮＴをクロック信号
ＣＬＫによりセットし、そのフリップフロップ２にセッ
トされた制御信号ＣＯＮＴとクロック信号ＣＬＫとを他
方の回路装置３に転送し、その他方の回路装置３のフリ
ップフロップ４に転送された制御信号ＣＯＮＴと、その
制御信号ＣＯＮＴをセットする転送されたクロック信号
ＣＬＫとの位相を調整する位相調整制御方式に於いて、
一方の回路装置１と他方の回路装置３との間のクロック
信号ＣＬＫの信号線又は制御信号の信号線の少なくとも
何れか一方に位相調整回路５を接続し、位相調整時に、
制御信号とは異なる位相調整可能パターンの信号をフリ
ップフロップ２，４を介して、又は他のフリップフロッ
プを介して、一方の回路装置１から他方の回路装置３へ
転送し、位相調整可能パターンの信号とクロック信号Ｃ
ＬＫとの間の位相を位相調整回路５により調整するもの
である。The phase adjustment control method of the present invention will be described with reference to FIG. 1. A flip-flop 2 of one circuit device 1 is set with a control signal CONT by a clock signal CLK and the flip-flop is set. The control signal CONT and the clock signal CLK set in the second circuit device 3 are transferred to the other circuit device 3, and the control signal CONT transferred to the flip-flop 4 of the other circuit device 3 and the control signal CONT are set. In the phase adjustment control method for adjusting the phase with the transferred clock signal CLK,
The phase adjustment circuit 5 is connected to at least one of the signal line of the clock signal CLK and the signal line of the control signal between the one circuit device 1 and the other circuit device 3, and at the time of phase adjustment,
A signal of a phase adjustable pattern different from the control signal is transferred from one circuit device 1 to the other circuit device 3 via the flip-flops 2 and 4 or another flip-flop, and the signal of the phase adjustable pattern is transferred. Signal and clock signal C
The phase with LK is adjusted by the phase adjusting circuit 5.
【０００６】又一方の回路装置１のフリップフロップ２
の前段に、位相調整時に制御信号ＣＯＮＴから位相調整
可能パターンの信号に切替えて入力するセレクタ６を設
けるものである。The flip-flop 2 of the other circuit device 1
The selector 6 for switching the control signal CONT to the signal of the phase adjustable pattern and inputting the signal when the phase is adjusted is provided in the preceding stage.
【０００７】[0007]
【作用】回路装置１，３間で単発的な制御信号又は長周
期の制御信号を転送する構成の場合でも、位相調整時
に、この制御信号の代わりに位相調整可能パターンの信
号、例えば、“１”，“０”交互の信号をフリップフロ
ップ２，４間、又は他のフリップフロップを用いて転送
することにより、その信号とクロック信号ＣＬＫとの位
相を調整できるタイミングが多くなるから、位相調整回
路５に於ける調整によって、受信側の回路装置２に於け
る受信したクロック信号と制御信号との位相を最適値に
調整することができる。Even in the case of a structure in which a single control signal or a control signal with a long period is transferred between the circuit devices 1 and 3, a signal of a phase adjustable pattern, for example, "1" is used instead of this control signal at the time of phase adjustment. By transferring an alternating signal of "" and "0" between the flip-flops 2 and 4 or by using another flip-flop, the timing for adjusting the phase of the signal and the clock signal CLK increases, so the phase adjusting circuit By the adjustment in 5, it is possible to adjust the phases of the received clock signal and control signal in the receiving side circuit device 2 to the optimum values.
【０００８】又送信側の回路装置１のフリップフロップ
２の前段にセレクタを設け、常時は制御信号をフリップ
フロップ２に入力し、位相調整時は位相調整可能パター
ンの信号をフリップフロップ２に入力するように、セレ
クタを切替制御する。そして、受信側の回路装置２に於
いて、受信したクロック信号ＣＬＫと位相調整可能パタ
ーンの信号との間の位相を位相調整回路５により調整す
る。Further, a selector is provided in front of the flip-flop 2 of the circuit device 1 on the transmission side so that a control signal is always input to the flip-flop 2 and a phase adjustable pattern signal is input to the flip-flop 2 during phase adjustment. In this way, the selector is switched and controlled. Then, in the receiving side circuit device 2, the phase between the received clock signal CLK and the signal of the phase adjustable pattern is adjusted by the phase adjusting circuit 5.
【０００９】[0009]
【実施例】図１は本発明の一実施例の説明図であり、
１，３はＬＳＩやプリント基板等の回路装置、２，４は
フリップフロップ、５は位相調整回路、６はセレクタ、
７はクロック信号線、８は制御信号線、ＣＬＫはクロッ
ク信号、ＣＯＮＴは制御信号、ＰＳは位相調整可能パタ
ーンの信号、Ｓは切替制御信号である。この実施例に於
いては、制御信号ＣＯＮＴは３種類の場合を示すが、１
種類或いは２種類以上とすることもできる。又フリップ
フロップ２の前段にセレクタ６を設けた場合を示し、こ
のセレクタ６にセレクタ信号ＣＯＮＴと位相調整可能パ
ターンの信号ＰＳとを入力した場合を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is an explanatory view of an embodiment of the present invention.
1, 3 are circuit devices such as LSI and printed circuit boards, 2 and 4 are flip-flops, 5 is a phase adjustment circuit, 6 is a selector,
Reference numeral 7 is a clock signal line, 8 is a control signal line, CLK is a clock signal, CONT is a control signal, PS is a signal of a phase adjustable pattern, and S is a switching control signal. In this embodiment, there are three types of control signals CONT.
It is also possible to use two or more types. The case where the selector 6 is provided in the preceding stage of the flip-flop 2 is shown, and the case where the selector signal CONT and the signal PS of the phase adjustable pattern are input to this selector 6 is shown.
【００１０】位相調整時は、切替制御信号Ｓによりセレ
クタ６は、制御信号ＣＯＮＴの代わりに点線で示すよう
に、位相調整可能パターンの信号ＰＳに切替えて、フリ
ップフロップ２のデータ端子Ｄ1 〜Ｄ3 に入力する。こ
の位相調整可能パターンの信号ＰＳは、クロック端子Ｃ
に加えられるクロック信号ＣＬＫによってフリップフロ
ップ２にセットされ、出力端子Ｑ1 〜Ｑ3 から制御信号
線８を介して一方の回路装置１から他方の回路装置３へ
転送される。At the time of phase adjustment, the selector 6 is switched by the switching control signal S to the signal PS of the phase adjustable pattern as shown by the dotted line instead of the control signal CONT, and the data terminals D 1 to D of the flip-flop 2 are switched. Enter in 3 . The signal PS of this phase adjustable pattern is supplied to the clock terminal C.
Is set in the flip-flop 2 by the clock signal CLK applied to the circuit 1 and transferred from the output terminals Q 1 to Q 3 to the other circuit device 3 via the control signal line 8.
【００１１】又クロック信号ＣＬＫは、位相調整回路５
を介してクロック信号線７により一方の回路装置１から
他方の回路装置３へ転送される。この他方の回路装置３
に於いては、制御信号線８を介してフリップフロップ４
のデータ端子Ｄ1 〜Ｄ3 に位相調整可能パターンの信号
ＰＳが入力され、クロック端子Ｃにクロック信号線７に
より転送されたクロック信号ＣＬＫが加えられ、出力端
子Ｑ1 〜Ｑ3 から位相調整可能パターンの信号ＰＳが出
力される。The clock signal CLK is supplied to the phase adjusting circuit 5
Via the clock signal line 7 from one circuit device 1 to the other circuit device 3. This other circuit device 3
In the flip-flop 4 via the control signal line 8.
The signal PS of the phase adjustable pattern is input to the data terminals D 1 to D 3 of the same , the clock signal CLK transferred by the clock signal line 7 is added to the clock terminal C, and the phase can be adjusted from the output terminals Q 1 to Q 3. The pattern signal PS is output.
【００１２】図示を省略した測定装置等により、受信側
となる回路装置３のフリップフロップ４の出力端子Ｑ1
〜Ｑ3 の出力信号とクロック信号とを観測することによ
り、クロック信号線７を介して転送されたクロック信号
ＣＬＫと、制御信号線８を介して転送された位相調整可
能パターンの信号ＰＳとの位相が最適となるように、位
相調整回路５を調整する。An output terminal Q 1 of the flip-flop 4 of the circuit device 3 on the receiving side is measured by a measuring device (not shown).
By observing the output signal of Q 3 and the clock signal, the clock signal CLK transferred via the clock signal line 7 and the signal PS of the phase adjustable pattern transferred via the control signal line 8 The phase adjustment circuit 5 is adjusted so that the phase becomes optimum.
【００１３】図２は信号位相の説明図であり、（ａ）は
クロック信号ＣＬＫ、（ｂ）は単発的な制御信号ＣＯＮ
Ｔ、（ｃ）は長周期の制御信号ＣＯＮＴ、（ｄ）は
“１”，“０”交互の位相調整可能パターンの信号Ｐ
Ｓ、（ｅ）は擬似ランダムパターンの位相調整可能パタ
ーンの信号ＰＳを示す。制御信号ＣＯＮＴが（ｂ），
（ｃ）に示すように、単発的又は長周期の場合は、
（ａ）に示すクロック信号ＣＬＫとの位相を調整する為
のタイミングが少ないことから、位相調整回路５に於け
る位相調整は容易でないが、（ｄ）又は（ｅ）に示す位
相調整可能パターンの信号ＰＳを用いることにより、位
相調整用タイミングが多いから、位相調整回路５に於け
る位相調整が容易となる。2A and 2B are explanatory diagrams of signal phases. FIG. 2A is a clock signal CLK, and FIG. 2B is a sporadic control signal CON.
T, (c) is a control signal CONT having a long cycle, and (d) is a signal P having an alternating phase adjustable pattern of "1" and "0".
S and (e) show the signal PS of the phase adjustable pattern of the pseudo random pattern. The control signal CONT is (b),
As shown in (c), in the case of one-shot or long cycle,
Since the timing for adjusting the phase with the clock signal CLK shown in (a) is small, the phase adjustment in the phase adjustment circuit 5 is not easy, but the phase adjustable pattern shown in (d) or (e) By using the signal PS, the number of timings for phase adjustment is large, so that the phase adjustment in the phase adjustment circuit 5 becomes easy.
【００１４】そして、位相調整後は、セレクタ６を切替
制御信号Ｓにより制御して、回路装置１に於いて発生す
る制御信号ＣＯＮＴ或いは他の回路装置から転送された
制御信号ＣＯＮＴをフリップフロップ２のデータ端子Ｄ
1 〜Ｄ3 に入力し、その出力端子Ｑ1 〜Ｑ3 の出力の制
御信号ＣＯＮＴを制御信号線８を介して他方の回路装置
３へ転送し、そのフリップフロップ４のデータ端子Ｄ1
〜Ｄ3 に入力し、位相調整回路５を介したクロック信号
ＣＬＫをフリップフロップ４のクロック端子Ｃに加える
ことにより、制御信号線８を介した制御信号ＣＯＮＴ
を、クロック信号線７を介したクロック信号ＣＬＫによ
って、フリップフロップ４にセットし、正確に制御信号
ＣＯＮＴを受信することができる。After the phase adjustment, the selector 6 is controlled by the switching control signal S, and the control signal CONT generated in the circuit device 1 or the control signal CONT transferred from another circuit device is supplied to the flip-flop 2. Data terminal D
1 to D 3 and transfers the control signal CONT of the output of the output terminals Q 1 to Q 3 to the other circuit device 3 via the control signal line 8 and the data terminal D 1 of the flip-flop 4 thereof.
To D 3 and applies the clock signal CLK from the phase adjusting circuit 5 to the clock terminal C of the flip-flop 4 to control signal CONT via the control signal line 8.
Can be set in the flip-flop 4 by the clock signal CLK via the clock signal line 7 and the control signal CONT can be accurately received.
【００１５】位相調整回路５は、クロック信号ＣＬＫの
速度に対応した各種の構成を採用することができるもの
であり、例えば、同軸ケーブルの長さを調節することに
より、クロック信号ＣＬＫの位相を調整する構成とする
ことができる。又ゲート回路の遅延時間を利用した構成
を用いることもできる。The phase adjusting circuit 5 can adopt various configurations corresponding to the speed of the clock signal CLK. For example, the phase of the clock signal CLK is adjusted by adjusting the length of the coaxial cable. It can be configured to. It is also possible to use a configuration utilizing the delay time of the gate circuit.
【００１６】図３は本発明の他の実施例の説明図であ
り、前述の実施例の図１と同一符号は同一部分を示し、
９は信号線、１０はフリップフロップ、１１は測定回
路、１２は測定信号線である。回路装置１から回路装置
３へのクロック信号ＣＬＫは、位相調整回路５とクロッ
ク信号線７とを介して転送され、回路装置３の受信クロ
ック信号を測定信号線１２を介して測定回路１１に入力
し、又回路装置１のフリップフロップ１０の出力信号を
信号線９を介して測定回路１１に入力する。FIG. 3 is an explanatory view of another embodiment of the present invention, in which the same reference numerals as in FIG. 1 of the above-mentioned embodiment indicate the same parts,
Reference numeral 9 is a signal line, 10 is a flip-flop, 11 is a measurement circuit, and 12 is a measurement signal line. The clock signal CLK from the circuit device 1 to the circuit device 3 is transferred via the phase adjusting circuit 5 and the clock signal line 7, and the received clock signal of the circuit device 3 is input to the measuring circuit 11 via the measuring signal line 12. In addition, the output signal of the flip-flop 10 of the circuit device 1 is input to the measuring circuit 11 via the signal line 9.
【００１７】位相調整時には、フリップフロップ１０の
データ端子Ｄに位相調整可能パターンの信号ＰＳを入力
し、クロック端子Ｃにクロック信号ＣＬＫを入力し、出
力端子Ｑから信号線９を介して測定回路１１に位相調整
可能パターンの信号ＰＳを入力する。測定回路１１は、
クロック信号線７を介して回路装置３に入力されるクロ
ック信号ＣＬＫと、信号線９を介して回路装置３に入力
される位相調整可能パターンの信号ＰＳとの位相を測定
し、最適位相となるように、位相調整回路５の調整を行
うものである。At the time of phase adjustment, the signal PS of the phase adjustable pattern is input to the data terminal D of the flip-flop 10, the clock signal CLK is input to the clock terminal C, and the measurement circuit 11 is output from the output terminal Q via the signal line 9. The signal PS of the phase adjustable pattern is input to. The measuring circuit 11
The phases of the clock signal CLK input to the circuit device 3 via the clock signal line 7 and the signal PS of the phase adjustable pattern input to the circuit device 3 via the signal line 9 are measured to obtain the optimum phase. Thus, the phase adjustment circuit 5 is adjusted.
【００１８】位相調整回路５による回路装置３の受信ク
ロック信号位相を調整した後、測定信号線１２を取外
し、又フリップフロップ１０のデータ端子Ｄへの位相調
整可能パターンの信号ＰＳの入力を停止し、又は信号線
９を取外し、制御信号ＣＯＮＴをフリップフロップ２の
データ端子Ｄ1 〜Ｄ3 に入力し、クロック端子Ｃにクロ
ック信号ＣＬＫを入力し、出力端子Ｑ1 〜Ｑ3 から制御
信号線８を介して回路装置３へ転送し、回路装置３のフ
リップフロップ４のデータ端子Ｄ1 〜Ｄ3 に入力し、ク
ロック信号線７を介して受信したクロック信号ＣＬＫを
クロック端子Ｃに入力し、出力端子Ｑ1 〜Ｑ3 から受信
制御信号を出力することになる。その場合に、既に位相
調整回路５により回路装置３に於いてクロック信号線７
を介して受信するクロック信号と、制御信号線８を介し
て受信する制御信号との位相関係は、最適値に調整され
ているから、回路装置３に於いて正確に制御信号を受信
処理することができる。After adjusting the phase of the received clock signal of the circuit device 3 by the phase adjusting circuit 5, the measurement signal line 12 is removed and the input of the phase adjustable pattern signal PS to the data terminal D of the flip-flop 10 is stopped. , Or the signal line 9 is removed, the control signal CONT is input to the data terminals D 1 to D 3 of the flip-flop 2, the clock signal CLK is input to the clock terminal C, and the control signal line 8 is output from the output terminals Q 1 to Q 3. To the data terminal D 1 to D 3 of the flip-flop 4 of the circuit device 3 and the clock signal CLK received via the clock signal line 7 to the clock terminal C and output. will output the received control signal from the terminal Q 1 to Q 3. In that case, the clock signal line 7 has already been set in the circuit device 3 by the phase adjustment circuit 5.
Since the phase relationship between the clock signal received via the control signal and the control signal received via the control signal line 8 is adjusted to the optimum value, the circuit device 3 must accurately receive the control signal. You can
【００１９】前述の図１及び図３に示す実施例に於い
て、位相調整回路５をクロック信号線７に接続して、ク
ロック信号ＣＬＫの位相を調整する場合を示すが、位相
調整回路５をそれぞれ制御信号線８に接続して、制御信
号の位相を調整することも可能である。又クロック信号
線７と制御信号線８との両方に位相調整回路５を接続し
て、相互の位相を調整することも可能である。In the embodiment shown in FIGS. 1 and 3, the phase adjusting circuit 5 is connected to the clock signal line 7 to adjust the phase of the clock signal CLK. It is also possible to connect each to the control signal line 8 and adjust the phase of the control signal. It is also possible to connect the phase adjusting circuit 5 to both the clock signal line 7 and the control signal line 8 to adjust the mutual phase.
【００２０】又位相調整可能パターンの信号ＰＳを、外
部からフリップフロップ１０に、又はセレクタ６を介し
てフリップフロップ２に入力する場合を示すが、位相調
整時に交互に“１”，“０”等の位相調整可能パターン
の信号を発生する信号発生回路を、回路装置１内に設け
ることができる。このように、位相調整可能パターンの
信号発生回路を回路装置１内に設けた場合は、外部端子
を一つ削減することができるから、回路装置１，３をＬ
ＳＩとした時に有効である。The case where the signal PS of the phase adjustable pattern is input from the outside to the flip-flop 10 or to the flip-flop 2 via the selector 6 is shown, but "1", "0", etc. are alternately applied during the phase adjustment. The signal generating circuit for generating the signal of the phase adjustable pattern of can be provided in the circuit device 1. As described above, when the signal generating circuit having the phase adjustable pattern is provided in the circuit device 1, the number of external terminals can be reduced.
This is effective when set to SI.
【００２１】[0021]
【発明の効果】以上説明したように、本発明は、一方の
回路装置１と他方の回路装置３との間のクロック信号線
７又は制御信号線８の少なくとも何れか一方に位相調整
回路５を接続し、位相調整時に、交互に“１”，“０”
等の位相調整可能パターンの信号ＰＳを、フリップフロ
ップ２に入力又は他のフリップフロップ１０に入力し、
受信側の回路装置３に於いて受信するクロック信号ＣＬ
Ｋと位相調整可能パターンの信号との位相を最適化する
ように、位相調整回路５に於いて位相を調整するもので
ある。従って、単発的に発生する制御信号や長周期の制
御信号についても、回路装置１，３間に於けるクロック
信号との位相関係を最適に調整することが容易となる利
点がある。As described above, according to the present invention, the phase adjusting circuit 5 is provided on at least one of the clock signal line 7 and the control signal line 8 between the one circuit device 1 and the other circuit device 3. Connected and alternately "1" and "0" during phase adjustment
The signal PS of the phase adjustable pattern such as is input to the flip-flop 2 or another flip-flop 10,
Clock signal CL received by the circuit device 3 on the receiving side
The phase is adjusted in the phase adjusting circuit 5 so as to optimize the phase between K and the signal of the phase adjustable pattern. Therefore, it is easy to optimally adjust the phase relationship with the clock signal between the circuit devices 1 and 3 even for a control signal that occurs sporadically or a control signal with a long cycle.
【００２２】又セレクタ６を設けて、位相調整時のみフ
リップフロップ２に位相調整可能パターンの信号を入力
するように構成したことにより、位相調整開始は、セレ
クタ６の切替制御信号Ｓを入力するだけで済むから、操
作が容易となる。Since the selector 6 is provided and the signal of the phase adjustable pattern is input to the flip-flop 2 only when the phase is adjusted, the phase adjustment can be started only by inputting the switching control signal S of the selector 6. Therefore, the operation becomes easy.
【図１】本発明の一実施例の説明図である。FIG. 1 is an explanatory diagram of an embodiment of the present invention.
【図２】信号位相の説明図である。FIG. 2 is an explanatory diagram of signal phases.
【図３】本発明の他の実施例の説明図である。FIG. 3 is an explanatory diagram of another embodiment of the present invention.
１ 回路装置 ２ フリップフロップ ３ 回路装置 ４ フリップフロップ ５ 位相調整回路 ６ セレクタ ７ クロック信号線 ８ 制御信号線 1 circuit device 2 flip-flop 3 circuit device 4 flip-flop 5 phase adjusting circuit 6 selector 7 clock signal line 8 control signal line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/00 Ｈ 7928−5Ｋ // Ｈ０３Ｋ 19/0175 (72)発明者 脇坂 孝明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Reference number within the agency FI Technical display location H04L 7/00 H 7928-5K // H03K 19/0175 (72) Inventor Takaaki Wakisaka Kawasaki City, Kanagawa Prefecture 1015 Kamiodanaka, Nakahara-ku, Fujitsu Limited
Claims (2)
プ（２）に制御信号をクロック信号によりセットし、該
フリップフロップ（２）にセットされた前記制御信号と
前記クロック信号とを他方の回路装置（３）に転送し、
該他方の回路装置（３）のフリップフロップ（４）に転
送された前記制御信号と該制御信号をセットする転送さ
れた前記クロック信号との位相を調整する位相調整制御
方式に於いて、 前記一方の回路装置（１）と前記他方の回路装置（３）
との間の前記クロック信号の信号線又は前記制御信号の
信号線の少なくとも何れか一方に位相調整回路（５）を
接続し、位相調整時に、前記制御信号とは異なる位相調
整可能パターンの信号を前記フリップフロップ（２），
（４）を介して、又は他のフリップフロップを介して、
前記一方の回路装置（１）から前記他方の回路装置
（３）へ転送し、前記位相調整可能パターンの信号と前
記クロック信号との間の位相を前記位相調整回路（５）
により調整することを特徴とする位相調整制御方式。1. A flip-flop (2) of one circuit device (1) is set with a control signal by a clock signal, and the control signal and the clock signal set in the flip-flop (2) are fed to the other circuit. Transfer to device (3),
A phase adjustment control method for adjusting the phase of the control signal transferred to the flip-flop (4) of the other circuit device (3) and the transferred clock signal for setting the control signal, Circuit device (1) and the other circuit device (3)
A phase adjustment circuit (5) is connected to at least one of the signal line for the clock signal and the signal line for the control signal between the control signal and the signal line of a phase adjustable pattern different from the control signal at the time of phase adjustment. The flip-flop (2),
Via (4) or via another flip-flop,
The phase between the signal of the phase adjustable pattern and the clock signal transferred from the one circuit device (1) to the other circuit device (3), and the phase adjustment circuit (5).
Phase adjustment control method characterized by adjusting by.
プフロップ（２）の前段に、位相調整時に前記制御信号
から前記位相調整可能パターンの信号に切替えて入力す
るセレクタを設けたことを特徴とする請求項１記載の位
相調整制御方式。2. A selector is provided in the preceding stage of the flip-flop (2) of the one circuit device (1) to switch and input the control signal to the signal of the phase adjustable pattern at the time of phase adjustment. The phase adjustment control method according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051232A JPH05260033A (en) | 1992-03-10 | 1992-03-10 | Phase adjustment control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051232A JPH05260033A (en) | 1992-03-10 | 1992-03-10 | Phase adjustment control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260033A true JPH05260033A (en) | 1993-10-08 |
Family
ID=12881204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051232A Withdrawn JPH05260033A (en) | 1992-03-10 | 1992-03-10 | Phase adjustment control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05260033A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636999B1 (en) | 1999-09-02 | 2003-10-21 | Fujitsu Limited | Clock adjusting method and circuit device |
-
1992
- 1992-03-10 JP JP4051232A patent/JPH05260033A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636999B1 (en) | 1999-09-02 | 2003-10-21 | Fujitsu Limited | Clock adjusting method and circuit device |
| US6735732B2 (en) | 1999-09-02 | 2004-05-11 | Fujitsu Limited | Clock adjusting method and circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3862240B2 (en) | Signal deskew system for synchronous logic | |
| US7092449B2 (en) | High-speed communication system with a feedback synchronization loop | |
| US6105144A (en) | System and method for alleviating skew in a bus | |
| KR930001922B1 (en) | Data processor | |
| JP2000322378A (en) | Adjustable data delay using programmable clock shift | |
| US6812741B2 (en) | Bidirectional signal transmission circuit and bus system | |
| JPH0218658A (en) | Data processor | |
| KR100257845B1 (en) | High-speed bus system and process for operating same | |
| WO2002095945A2 (en) | Method and apparatus for impedance matching in a transmission | |
| EP1026696A3 (en) | Test method and test circuit for electronic device | |
| US4446382A (en) | Arrangement to time separate bidirectional current flow | |
| JP3409739B2 (en) | Automatic skew adjuster | |
| JPH05260033A (en) | Phase adjustment control system | |
| CA2328256C (en) | Methods and apparatus for exchanging data | |
| US6618816B1 (en) | System for compensating delay of high-speed data by equalizing and determining the total phase-shift of data relative to the phase of clock signal transmitted via separate path | |
| JP4236913B2 (en) | Data transfer device | |
| US7154809B2 (en) | Method for measuring the delay time of a signal line | |
| US7336209B2 (en) | Method and device for data transmission | |
| KR100242591B1 (en) | Apparatus having skew compensation circuit and control method thereof | |
| JPH05336091A (en) | Bus communication system | |
| JP2000307561A (en) | Bus system unit | |
| JP3025551B2 (en) | DC characteristics test circuit | |
| JPH117349A (en) | Noise reducing electronic circuit and integrated circuit for bus wiring | |
| JP3137049B2 (en) | Signal transmission method | |
| JPH05157812A (en) | Ic tester |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |