JPH05259933A - Microcontroller - Google Patents

Abstract

PURPOSE:To reduce the circuit packing area including an oscillator and also to reduce the cost of a microcontroller. CONSTITUTION:A microcontroller 18 is provided with an oscillation circuit 16 of 8.55MHz and the 1st and 2nd dividers 14 and 15. The output of the divider 14 is used to the PLL synthesizers 9 and 10, and the output of the divider 15 is used to the RDS demodulation circuit parts 11, 12 and 13 respectively. These circuit 16 and dividers 14 and 15 are included in a single chip. Thus the area and the cost of the controller 18 can be reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はラジオ受信機におけるマ
イクロコントローラに関し、特にマイクロコントローラ
の発振回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcontroller in a radio receiver, and more particularly to an oscillator circuit of the microcontroller.

【０００２】[0002]

【従来の技術】従来、かかるラジオ受信機においては、
発振器に基ずいてＰＬＬ回路等を制御するマイクロコン
トローラが用いられている。2. Description of the Related Art Conventionally, in such a radio receiver,
A microcontroller that controls a PLL circuit or the like based on an oscillator is used.

【０００３】図２は従来の一例を示すマイクロコントロ
ーラを用いたラジオ受信機のブロック図である。図２に
示すように、従来のマイクロコントローラを用いたシス
テムは、アンテナ１からの高周波信号を高周波増幅器
（ＲＦ）２で増幅し、電圧制御発振器（ＶＣＯ）７から
の信号をミキサー（ＭＩＸ）３で混合する。混合された
信号は復調器（ＤＥＴ）４で復調され、アンプ（ＡＭ
Ｐ）５で増幅してスピーカ（ＳＰ）６へ供給される。こ
れらを制御するにあたり、ＰＬＬ周波数シンセサイザ２
２およびローパスフィルタ（ＬＰＥ）８と、ＤＥＴ４の
出力を入力しデータおよびクロックを出力するラジオ・
データ・システム（ＲＤＳ）復調回路２３と、４ＭＨｚ
の発振器Ｄに基ずきシステムクロックを作成するととも
にＲＤＳ復調回路２３からのデータおよびクロックをラ
ッチしてＰＬＬ周波数シンセサイザ２２を制御するマイ
クロコントローラ１８ａとを有している。このマイクロ
コントローラ１８ａは発振回路２１とデータラッチ１７
を有し、ＰＬＬ周波数シンセサイザ２２は４．５ＭＨｚ
の発振子Ｂに接続された発振回路１９とＶＣＯ７の出力
を入力するプログラマブル・デテクタ（ＰＤ）９および
フェーズデテクタ１０とを有し、更にＰＤＳ用復調回路
２３は４．３３２ＭＨｚの発振子Ｃに接続された発振回
路２０とＤＢＳデモデュレータ１１，バイフェーズデコ
ーダ１２，デフデコーダ１３とを有している。FIG. 2 is a block diagram of a conventional radio receiver using a microcontroller. As shown in FIG. 2, in a system using a conventional microcontroller, a high frequency signal from an antenna 1 is amplified by a high frequency amplifier (RF) 2 and a signal from a voltage controlled oscillator (VCO) 7 is mixed by a mixer (MIX) 3 Mix with. The mixed signal is demodulated by the demodulator (DET) 4 and is amplified by the amplifier (AM
It is amplified by P) 5 and supplied to the speaker (SP) 6. In controlling these, the PLL frequency synthesizer 2
2 and low-pass filter (LPE) 8 and a radio that inputs the output of DET 4 and outputs data and clock.
Data system (RDS) demodulation circuit 23 and 4 MHz
And a microcontroller 18a which controls the PLL frequency synthesizer 22 by latching the data and clock from the RDS demodulation circuit 23 and generating a system clock based on the oscillator D of FIG. The microcontroller 18a includes an oscillator circuit 21 and a data latch 17
Has a PLL frequency synthesizer 22 of 4.5 MHz
The oscillator circuit 19 connected to the oscillator B of FIG. 2 and the programmable detector (PD) 9 and the phase detector 10 for inputting the output of the VCO 7 are further included, and the PDS demodulation circuit 23 is connected to the oscillator C of 4.332 MHz. It has an oscillating circuit 20, a DBS demodulator 11, a bi-phase decoder 12, and a differential decoder 13.

【０００４】かかるシステムにおいて、マイクロコント
ローラ１８ａのシステムクロック用発振回路２１と、Ｐ
ＬＬ周波数シンセサイザ２２の基準周波数生成用発振回
路１９と、ＲＤＳデータ復調回路２３の基本クロック生
成用発振回路２０とは、独立して使用されている。例え
ば、発振回路２１には、４ＭＨｚのセラミック発振子を
使用し、発振回路１９には４．５ＭＨｚの水晶発振子を
使用し、更に発振回路２０には４．３３２ＭＨｚの水晶
発振子を使用している。これは、マイクロコントローラ
１８ａは処理スピードの高速化のために高いシステムク
ロックが必要であり、ＰＬＬ周波数シンセサイザ２２は
ラジオのチャンネル・スペースの整数倍の周波数が必要
であり、ＲＤＳデータ復調回路２３はサイドバンドであ
る５７ＫＨｚの整数倍の周波数が必要なためである。In such a system, the system clock oscillation circuit 21 of the microcontroller 18a and P
The reference frequency generation oscillation circuit 19 of the LL frequency synthesizer 22 and the basic clock generation oscillation circuit 20 of the RDS data demodulation circuit 23 are used independently. For example, a 4 MHz ceramic oscillator is used for the oscillator circuit 21, a 4.5 MHz crystal oscillator is used for the oscillator circuit 19, and a 4.332 MHz crystal oscillator is used for the oscillator circuit 20. There is. This is because the microcontroller 18a needs a high system clock to increase the processing speed, the PLL frequency synthesizer 22 needs a frequency that is an integral multiple of the channel space of the radio, and the RDS data demodulation circuit 23 has a side frequency. This is because a frequency that is an integral multiple of the band 57 KHz is required.

【０００５】[0005]

【発明が解決しようとする課題】上述した従来のマイク
ロコントローラにおいては、複数の発振回路を有してい
るので、各発振周波数によるノイズ対策が必要になった
り、各制御用のＩＣが必要である。従って、セットの面
積や発振器を含めた回路のコストが高くなるという欠点
がある。Since the above-mentioned conventional microcontroller has a plurality of oscillation circuits, it is necessary to take measures against noise due to each oscillation frequency or to provide an IC for each control. .. Therefore, there is a drawback that the area of the set and the cost of the circuit including the oscillator become high.

【０００６】本発明の目的は、かかる面積を効率化する
とともに低コスト化することのできるマイクロコントロ
ーラを提供することにある。An object of the present invention is to provide a microcontroller capable of making such an area efficient and reducing the cost.

【０００７】[0007]

【課題を解決するための手段】本発明のマイクロコント
ローラは、ＰＬＬ周波数シンセサイザと、ラジオ・デー
タ・システムのデータ復調回路部と、８．５５ＭＨｚの
メイン・クロックを作成する発振回路と、前記発振回路
の発振クロックを分周する第１および第２の分周器とを
有し、前記第１，第２の分周器出力を前記ＰＬＬ周波数
シンセサイザの基準周波数および前記ラジオ・データ・
システムのデータ復調回路部の基本クロックに使用して
構成される。A microcontroller of the present invention comprises a PLL frequency synthesizer, a data demodulation circuit section of a radio data system, an oscillator circuit for generating a main clock of 8.55 MHz, and the oscillator circuit. A first and a second frequency divider for dividing the oscillation clock of the PLL frequency synthesizer, and outputs the first and second frequency divider outputs to the reference frequency of the PLL frequency synthesizer and the radio data.
It is configured to be used as the basic clock of the data demodulation circuit of the system.

【０００８】[0008]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すマイクロコ
ントローラを用いたラジオ受信機のブロック図である。
図１に示すように、本実施例は前述した図２の従来例と
比較してアンテナ１，ＲＦ２，ＭＩＸ３，ＤＥＴ４，Ａ
ＭＰ５，スピーカ６およびＶＣＯ７，ＬＰＦ８について
は同様の構成である。本実施例は従来例のＰＬＬ２２と
ＲＤＳ復調回路２３をマイクロコントローラ１８に取り
込み、発振器Ｂ〜Ｄを８．５５ＭＨｚの発振器Ａで共用
するとともに発振回路１９〜２１を発振回路１６で共通
化したことにある。従って、本実施例のマイクロコント
ローラ１８は８．５５ＭＨｚの発振器Ａに接続された発
振回路１６と、この発振出力を受けて分周する分周器１
４，１５と、ＰＤ９およびφＤＥＴ１０と、ＤＳＢデモ
デュレータ１１，バイフェーズデコーダ１２およびＤＥ
Ｆデコーダ１３と、データラッチ１７とを有している。
まず、発振回路１６により８．５５ＭＨｚのクロックを
発振させ、マイクロコントローラ１８のシステム・クロ
ックに使用する。しかも、８．５５ＭＨｚのクロックを
第１，第２の分周器１４，１５により４相で使用すれ
ば、マシンサイクル０．５μＳ程度の高速なＣＰＵ動作
を実現できる。すなわち、ＰＬＬ周波数シンセイサイザ
は第１の分周器１４により分周された周波数を基準周波
数として使用すればよい。通常、ラジオ受信器は基準周
波数として、１ＫＨｚ（ＬＷバッド）、９ＫＨｚ，１０
ＫＨｚ（ＡＭバンド）、２５ＫＨｚ，５０ＫＨｚ（ＦＭ
バンド）、５ＫＨｚ（ＳＷバンド）を必要とするため、
１／８５５０，１／１７１０，１／９５０，１／８５
５，１／３４２，１／１７１の分周比で選択できればよ
い。また、ＲＤＳデータ復調用には、第２の分周器１５
により分周された周波数を使用する。更に、ＲＤＳデー
タはＦＭバンドのサイド・バンドにデータがあるため、
５７ＫＨｚの周波数を使用する。この場合は、１／１５
０の分周比を使用すればよい。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram of a radio receiver using a microcontroller according to an embodiment of the present invention.
As shown in FIG. 1, this embodiment is different from the above-described conventional example of FIG. 2 in that antenna 1, RF2, MIX3, DET4, A
The MP5, the speaker 6, the VCO 7, and the LPF 8 have the same configuration. In this embodiment, the PLL 22 and the RDS demodulation circuit 23 of the conventional example are incorporated in the microcontroller 18, the oscillators B to D are shared by the oscillator A of 8.55 MHz, and the oscillator circuits 19 to 21 are shared by the oscillator circuit 16. is there. Therefore, the microcontroller 18 of the present embodiment includes the oscillation circuit 16 connected to the oscillator A of 8.55 MHz and the frequency divider 1 that receives and oscillates the oscillation output.
4, 15, PD 9 and φDET 10, DSB demodulator 11, bi-phase decoder 12 and DE
It has an F decoder 13 and a data latch 17.
First, the oscillator circuit 16 oscillates a clock of 8.55 MHz and uses it as the system clock of the microcontroller 18. Moreover, if a clock of 8.55 MHz is used in four phases by the first and second frequency dividers 14 and 15, a high-speed CPU operation of about 0.5 μS machine cycle can be realized. That is, the PLL frequency synthesizer may use the frequency divided by the first frequency divider 14 as the reference frequency. Normally, radio receivers use 1 KHz (LW bad), 9 KHz, 10 as reference frequencies.
KHz (AM band), 25 KHz, 50 KHz (FM
Band), 5 KHz (SW band) is required,
1/8550, 1/1710, 1/950, 1/85
It suffices if the frequency division ratio of 5, 1/342, 1/171 can be selected. In addition, the second frequency divider 15 is used for RDS data demodulation.
The frequency divided by is used. Furthermore, since RDS data is in the side band of FM band,
A frequency of 57 KHz is used. In this case, 1/15
A division ratio of 0 may be used.

【０００９】[0009]

【発明の効果】以上説明したように、本発明のマイクロ
コントローラは、８．５５ＭＨｚの発振周波数を発振す
る素子と二つの分周器を使用することにより、システム
・クロックとＰＬＬ周波数シンセサイザの基準周波数お
よびＲＤＳデータ復調用基本クロックを１個の発振器で
共用できるので、発振回路のノイズ対策が容易になり、
発振器に対するコスト効率が高くなるという効果があ
る。また、本発明のマイクロコントローラはＰＬＬ周波
数シンセサイザおよびＲＤＳデータ復調回路を１チップ
ＩＣに組込むことができるので、スペース効率が高くな
るという効果がある。As described above, the microcontroller of the present invention uses the element that oscillates the oscillation frequency of 8.55 MHz and the two frequency dividers to make the system clock and the reference frequency of the PLL frequency synthesizer. And since the basic clock for RDS data demodulation can be shared by one oscillator, it is easy to take measures against noise in the oscillation circuit.
This has the effect of increasing the cost efficiency of the oscillator. Further, since the microcontroller of the present invention can incorporate the PLL frequency synthesizer and the RDS data demodulation circuit in a one-chip IC, it has an effect of improving space efficiency.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示すマイクロコントローラ
を用いたラジオ受信機のブロック図である。FIG. 1 is a block diagram of a radio receiver using a microcontroller according to an embodiment of the present invention.

【図２】従来の一例を示すマイクロコントローラを用い
たラジオ受信機のブロック図である。FIG. 2 is a block diagram of a radio receiver using a microcontroller showing a conventional example.

【符号の説明】[Explanation of symbols]

９ プログラマブル・ディテクタ １０ フェイズ・ディテクタ １１ ＤＳＢデモデュレータ １２ バイフェーズ・デコーダ １３ ＤＥＦデコーダ １４，１５ 分周器 １６ 発振回路 １７ データラッチ １８ マイクロコントローラ Ａ ８．５５ＭＨｚ発振器 9 Programmable Detector 10 Phase Detector 11 DSB Demodulator 12 Bi-Phase Decoder 13 DEF Decoder 14, 15 Divider 16 Oscillator 17 Data Latch 18 Microcontroller A 8.55MHz Oscillator

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 ＰＬＬ周波数シンセサイザと、ラジオ・
データ・システムのデータ復調回路部と、８．５５ＭＨ
ｚのメイン・クロックを作成する発振回路と、前記発振
回路の発振クロックを分周する第１および第２の分周器
とを有し、前記第１，第２の分周器出力を前記ＰＬＬ周
波数シンセサイザの基準周波数および前記ラジオ・デー
タ・システムのデータ復調回路部の基本クロックに使用
することを特徴とするマイクロコントローラ。1. A PLL frequency synthesizer and a radio
Data demodulation circuit part of the data system, 8.55 MH
an oscillation circuit for generating a main clock of z, and first and second frequency dividers for dividing the oscillation clock of the oscillation circuit. The PLL circuit outputs the first and second frequency divider outputs. A microcontroller used for a reference frequency of a frequency synthesizer and a basic clock of a data demodulation circuit section of the radio data system.